JPH07249973A - 電子機器 - Google Patents
電子機器Info
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- JPH07249973A JPH07249973A JP6042575A JP4257594A JPH07249973A JP H07249973 A JPH07249973 A JP H07249973A JP 6042575 A JP6042575 A JP 6042575A JP 4257594 A JP4257594 A JP 4257594A JP H07249973 A JPH07249973 A JP H07249973A
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Abstract
(57)【要約】
【目的】信号受信側の回路の電源がオフした場合に、信
号受信側の回路内のラッチアップを確実に防止するとと
もに、安定した制御を行うことのできる電子機器を提供
する。 【構成】信号受信側の回路（２）の電源（４）のＯＦＦ
を電圧低下検出回路（５）が検出すると、この電圧低下
検出回路（５）の検出出力に基づき信号送信側の回路
（１）の出力を３ステートバファ（６）を用いてハイイ
ンピーダンスにする。
号受信側の回路内のラッチアップを確実に防止するとと
もに、安定した制御を行うことのできる電子機器を提供
する。 【構成】信号受信側の回路（２）の電源（４）のＯＦＦ
を電圧低下検出回路（５）が検出すると、この電圧低下
検出回路（５）の検出出力に基づき信号送信側の回路
（１）の出力を３ステートバファ（６）を用いてハイイ
ンピーダンスにする。
Description
【０００１】
【産業上の利用分野】本発明は、各々別系統の電源から
電源電圧が供給される少なくとも２つの回路を具備し、
該回路間で信号の送受を行う電子機器に関し、特に信号
受信側の回路の電源がＯＦＦした場合における信号受信
側の回路のラッチアップを防止するように改良した電子
機器に関する。
電源電圧が供給される少なくとも２つの回路を具備し、
該回路間で信号の送受を行う電子機器に関し、特に信号
受信側の回路の電源がＯＦＦした場合における信号受信
側の回路のラッチアップを防止するように改良した電子
機器に関する。
【０００２】
【従来の技術】各々独立した別系統の電源から電力が供
給される複数の回路を具備し、各回路間で信号の送受を
行うように構成された電子機器としては種々のものが知
られている。
給される複数の回路を具備し、各回路間で信号の送受を
行うように構成された電子機器としては種々のものが知
られている。
【０００３】図５は、このような電子機器の従来例を示
したもので、図５においては、送信側の回路１（回路
Ａ）と受信側の回路２（回路Ｂ）を具備し、送信側の回
路１は電源３から電源電圧が供給されて駆動され、受信
側の回路２は電源４から電源電圧が供給されれて駆動さ
れ、送信側の回路１から受信側の回路２へ信号線７を介
して信号を送信するように構成されている。
したもので、図５においては、送信側の回路１（回路
Ａ）と受信側の回路２（回路Ｂ）を具備し、送信側の回
路１は電源３から電源電圧が供給されて駆動され、受信
側の回路２は電源４から電源電圧が供給されれて駆動さ
れ、送信側の回路１から受信側の回路２へ信号線７を介
して信号を送信するように構成されている。
【０００４】ところで、図５に示す従来装置において
は、受信側の回路２の電源４がＯＦＦになっても、送信
側の回路１の電源３がＯＦＦにならない限りは、送信側
の回路１から受信側の回路２に信号線７を介して信号が
送信される。この結果、受信側の回路２内にある集積回
路（ＩＣ）は電源４から電源電圧が加えられていないに
もかかわらず送信側の回路１から送信される信号によっ
てラッチアップし、この結果破損してしまうことがあっ
た。
は、受信側の回路２の電源４がＯＦＦになっても、送信
側の回路１の電源３がＯＦＦにならない限りは、送信側
の回路１から受信側の回路２に信号線７を介して信号が
送信される。この結果、受信側の回路２内にある集積回
路（ＩＣ）は電源４から電源電圧が加えられていないに
もかかわらず送信側の回路１から送信される信号によっ
てラッチアップし、この結果破損してしまうことがあっ
た。
【０００５】この問題を解決するため、従来、次のよう
な２つの方法が取られてきた。
な２つの方法が取られてきた。
【０００６】その一つは、図６に示すように、回路１と
回路２とを結ぶ信号線７に抵抗１３を挿入する方法であ
る。この方法によると、回路２の電源４のみがＯＦＦに
なった場合、回路１から回路２に出力される信号の電圧
は、抵抗１３と回路２の入力ポートの内部インピーダン
スとで分圧され、その結果、回路２内のＩＣの入力ポー
トにかかる電圧は低くなり、また、回路１から回路２に
流れる電流も少なくなるので、回路２内のＩＣがラッチ
アップするのを防ぐことができる。
回路２とを結ぶ信号線７に抵抗１３を挿入する方法であ
る。この方法によると、回路２の電源４のみがＯＦＦに
なった場合、回路１から回路２に出力される信号の電圧
は、抵抗１３と回路２の入力ポートの内部インピーダン
スとで分圧され、その結果、回路２内のＩＣの入力ポー
トにかかる電圧は低くなり、また、回路１から回路２に
流れる電流も少なくなるので、回路２内のＩＣがラッチ
アップするのを防ぐことができる。
【０００７】しかし、この場合、回路２内のＩＣの入力
ポートは不安定な状態になり、この方法によっては安定
した制御ができないという問題がある。
ポートは不安定な状態になり、この方法によっては安定
した制御ができないという問題がある。
【０００８】もう一つの方法は、図７に示すように、受
信側の回路２の電源４に、該電源４の出力電圧を監視す
ることにより該電源のＯＦＦを検出する電圧低下検出回
路５を設けるとともに、送信側の回路１に、該電圧低下
検出回路５の検出出力に基づき送信側の回路１から出力
される信号を強制的にＯＦＦに制御する中央演算処理装
置（ＣＰＵ）１２を設ける方法である。
信側の回路２の電源４に、該電源４の出力電圧を監視す
ることにより該電源のＯＦＦを検出する電圧低下検出回
路５を設けるとともに、送信側の回路１に、該電圧低下
検出回路５の検出出力に基づき送信側の回路１から出力
される信号を強制的にＯＦＦに制御する中央演算処理装
置（ＣＰＵ）１２を設ける方法である。
【０００９】しかしこの方法の場合は、受信側の回路２
の電源４がＯＦＦになってからＣＰＵ１２によるソフト
ウエア処理により送信側の回路１から出力される信号を
ＯＦＦにするまでに時間がかかり、これにより受信側の
回路２内のＩＣがラッチアップする心配が未だ残されて
いる。
の電源４がＯＦＦになってからＣＰＵ１２によるソフト
ウエア処理により送信側の回路１から出力される信号を
ＯＦＦにするまでに時間がかかり、これにより受信側の
回路２内のＩＣがラッチアップする心配が未だ残されて
いる。
【００１０】
【発明が解決しようとする課題】上述のように、従来の
この種の装置においては、受信側の回路の電源のみがＯ
ＦＦになった場合は、送信側の回路から受信側の回路に
送信される信号の電圧により受信側の回路内のＩＣがラ
ッチアップし、破損する虞があった。
この種の装置においては、受信側の回路の電源のみがＯ
ＦＦになった場合は、送信側の回路から受信側の回路に
送信される信号の電圧により受信側の回路内のＩＣがラ
ッチアップし、破損する虞があった。
【００１１】また、これを防止するために、 １）送信側の回路と受信側の回路とを結ぶ信号線に抵抗
を挿入する方法 ２）受信側の回路に受信側の回路の電源のＯＦＦを検出
手段を設けるとともに、送信側の回路に該検出手段の検
出出力に基づきソフトウエア処理により送信側の回路の
出力を強制的にＯＦＦにするＣＰＵを設ける方法 等が考えられているが、１）の方法によると、回路２内
のＩＣがラッチアップするのを防ぐことはできても、回
路２内のＩＣの入力ポートが不安定な状態になるという
問題があり、２）の方法によると、ソフトウエア処理に
より送信側の回路から出力される信号をＯＦＦにするま
でに時間がかかり、これにより受信側の回路内のＩＣが
ラッチアップしてしまうことがあるという問題があっ
た。
を挿入する方法 ２）受信側の回路に受信側の回路の電源のＯＦＦを検出
手段を設けるとともに、送信側の回路に該検出手段の検
出出力に基づきソフトウエア処理により送信側の回路の
出力を強制的にＯＦＦにするＣＰＵを設ける方法 等が考えられているが、１）の方法によると、回路２内
のＩＣがラッチアップするのを防ぐことはできても、回
路２内のＩＣの入力ポートが不安定な状態になるという
問題があり、２）の方法によると、ソフトウエア処理に
より送信側の回路から出力される信号をＯＦＦにするま
でに時間がかかり、これにより受信側の回路内のＩＣが
ラッチアップしてしまうことがあるという問題があっ
た。
【００１２】そこで本発明は、信号受信側の回路の電源
がオフした場合に、信号受信側の回路内のラッチアップ
を確実に防止するとともに、安定した制御を行うことの
できる電子機器を提供することを目的とする。
がオフした場合に、信号受信側の回路内のラッチアップ
を確実に防止するとともに、安定した制御を行うことの
できる電子機器を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本願発明は、各々別系統の電源から電源電圧が供給
される少なくとも２つの回路を具備し、該回路間で信号
の送受を行う電子機器において、前記回路の内の信号送
信側の回路に加えられる電源がオンでかつ前記回路の内
の信号受信側の回路に加えられる電源がオフになった場
合に検出出力を発生する低電圧検出手段を設け、前記信
号送信側の回路に、前記低電圧検出手段の検出出力に基
づき前記信号送信側の回路の送信出力をハイインピーダ
ンスにする制御手段を設けたことを特徴とする。
め、本願発明は、各々別系統の電源から電源電圧が供給
される少なくとも２つの回路を具備し、該回路間で信号
の送受を行う電子機器において、前記回路の内の信号送
信側の回路に加えられる電源がオンでかつ前記回路の内
の信号受信側の回路に加えられる電源がオフになった場
合に検出出力を発生する低電圧検出手段を設け、前記信
号送信側の回路に、前記低電圧検出手段の検出出力に基
づき前記信号送信側の回路の送信出力をハイインピーダ
ンスにする制御手段を設けたことを特徴とする。
【００１４】
【作用】本発明によると、信号送信側の回路に加えられ
る電源がオンでかつ信号受信側の回路に加えられる電源
がオフになったことを低電圧検出手段により検出し、該
検出出力に基づき制御手段により信号送信側の回路の送
信出力をハイインピーダンスに制御し、信号送信側の回
路から信号受信側の回路に信号が流れないようにして信
号受信側の回路の保護を図る。
る電源がオンでかつ信号受信側の回路に加えられる電源
がオフになったことを低電圧検出手段により検出し、該
検出出力に基づき制御手段により信号送信側の回路の送
信出力をハイインピーダンスに制御し、信号送信側の回
路から信号受信側の回路に信号が流れないようにして信
号受信側の回路の保護を図る。
【００１５】ここで、前記制御手段は、前記信号送信側
の回路の出力に設けられ、前記低電圧検出手段の検出出
力に基づき前記信号送信側の回路の送信出力をハイイン
ピーダンスにする３ステートバッファを具備して構成す
ることができる。
の回路の出力に設けられ、前記低電圧検出手段の検出出
力に基づき前記信号送信側の回路の送信出力をハイイン
ピーダンスにする３ステートバッファを具備して構成す
ることができる。
【００１６】
【実施例】以下、本発明にかかわる電子機器の一実施例
を添付図面を参照して詳細に説明する。
を添付図面を参照して詳細に説明する。
【００１７】図１は、本発明にかかわる電子機器の一実
施例をブロック図で示したものである。なお、図１にお
いて、図５に示した従来装置と同一の機能を果たす部分
には説明の便宜上は図５で用いた符号と同一の符号を付
する。
施例をブロック図で示したものである。なお、図１にお
いて、図５に示した従来装置と同一の機能を果たす部分
には説明の便宜上は図５で用いた符号と同一の符号を付
する。
【００１８】図１に示す実施例においては、送信側の回
路１（回路Ａ）と受信側の回路２（回路Ｂ）を具備し、
送信側の回路１は電源３から電源電圧が供給されて駆動
され、受信側の回路２は電源４から電源電圧が供給され
れて駆動され、送信側の回路１から受信側の回路２へ信
号線７を介して信号を送信するように構成されている。
また、電源４には電圧低下検出回路５０が接続され、こ
の電圧低下検出回路５０は、電源４から出力される電源
電圧が所定の電圧以下、すなわち電源４がＯＦＦになっ
た場合を検出し、この場合に検出出力を発生する。
路１（回路Ａ）と受信側の回路２（回路Ｂ）を具備し、
送信側の回路１は電源３から電源電圧が供給されて駆動
され、受信側の回路２は電源４から電源電圧が供給され
れて駆動され、送信側の回路１から受信側の回路２へ信
号線７を介して信号を送信するように構成されている。
また、電源４には電圧低下検出回路５０が接続され、こ
の電圧低下検出回路５０は、電源４から出力される電源
電圧が所定の電圧以下、すなわち電源４がＯＦＦになっ
た場合を検出し、この場合に検出出力を発生する。
【００１９】ここで、電圧低下検出回路５０は、送信側
の回路１側または受信側の回路２側のいずれに設けても
良いが、この電圧低下検出回路５０の電源は送信側の回
路１の電源３から取るようにする。
の回路１側または受信側の回路２側のいずれに設けても
良いが、この電圧低下検出回路５０の電源は送信側の回
路１の電源３から取るようにする。
【００２０】結局、電圧低下検出回路５０は、電源３が
ＯＮでかつ電源４から出力される電源電圧は所定の電圧
以下、すなわち電源４がＯＦＦになった場合を検出し、
この場合に検出出力を発生する。
ＯＮでかつ電源４から出力される電源電圧は所定の電圧
以下、すなわち電源４がＯＦＦになった場合を検出し、
この場合に検出出力を発生する。
【００２１】更に、送信側の回路１内には、電圧低下検
出回路５０から出力される検出出力に基づき送信側の回
路１の信号出力をハイインピーダンスに制御する３ステ
ートバッファ６が設けられる。
出回路５０から出力される検出出力に基づき送信側の回
路１の信号出力をハイインピーダンスに制御する３ステ
ートバッファ６が設けられる。
【００２２】このような構成によると、送信側の回路１
に電源電圧を供給する電源３がＯＮ、受信側の回路２に
電源電圧を供給する電源４がＯＦＦという状態になる
と、３ステートバッファ６の出力側はハイインピーダン
スとなり、これにより、信号線７を介して送信側の回路
１から受信側の回路２に流れる電流はなくなり、受信側
の回路２内のＩＣのラッチアップが確実に防止される。
に電源電圧を供給する電源３がＯＮ、受信側の回路２に
電源電圧を供給する電源４がＯＦＦという状態になる
と、３ステートバッファ６の出力側はハイインピーダン
スとなり、これにより、信号線７を介して送信側の回路
１から受信側の回路２に流れる電流はなくなり、受信側
の回路２内のＩＣのラッチアップが確実に防止される。
【００２３】図２は、本発明の他の実施例を示したもの
である。図２に示す実施例においては、信号が信号線７
を介して回路１から回路２へ送信されるだけでなく、信
号線１０を介して回路２から回路１にも送られる電子機
器に本発明を適用したものである。
である。図２に示す実施例においては、信号が信号線７
を介して回路１から回路２へ送信されるだけでなく、信
号線１０を介して回路２から回路１にも送られる電子機
器に本発明を適用したものである。
【００２４】この図２に示す実施例においては、図１に
示した構成に加えて、電源３から出力される電源電圧が
所定の電圧以下、すなわち電源３がＯＦＦになった場合
を検出する電圧低下検出回路８を更に設け、また、回路
２内には、電圧低下検出回路８から出力される検出出力
に基づき回路２の信号出力をハイインピーダンスに制御
する３ステートバッファ９設けられる。
示した構成に加えて、電源３から出力される電源電圧が
所定の電圧以下、すなわち電源３がＯＦＦになった場合
を検出する電圧低下検出回路８を更に設け、また、回路
２内には、電圧低下検出回路８から出力される検出出力
に基づき回路２の信号出力をハイインピーダンスに制御
する３ステートバッファ９設けられる。
【００２５】この場合、電圧低下検出回路８の電源は送
信側の回路２の電源４から取るようにする。
信側の回路２の電源４から取るようにする。
【００２６】このような構成において、電圧低下検出回
路５０は、電源３がＯＮでかつ電源４から出力される電
源電圧は所定の電圧以下、すなわち電源４がＯＦＦにな
った場合を検出し、この場合に検出出力を発生する。
路５０は、電源３がＯＮでかつ電源４から出力される電
源電圧は所定の電圧以下、すなわち電源４がＯＦＦにな
った場合を検出し、この場合に検出出力を発生する。
【００２７】また、電圧低下検出回路８は、電源４がＯ
Ｎでかつ電源３から出力される電源電圧は所定の電圧以
下、すなわち電源３がＯＦＦになった場合を検出し、こ
の場合に検出出力を発生する。
Ｎでかつ電源３から出力される電源電圧は所定の電圧以
下、すなわち電源３がＯＦＦになった場合を検出し、こ
の場合に検出出力を発生する。
【００２８】そして、電圧低下検出回路５０から検出出
力が発生された場合、すなわち回路１に電源電圧を供給
する電源３がＯＮ、回路２に電源電圧を供給する電源４
がＯＦＦという状態になると、３ステートバッファ６の
出力側はハイインピーダンスとなり、これにより、信号
線７を介して回路１から回路２に流れる電流はなくな
り、回路２内のＩＣのラッチアップが確実に防止され
る。
力が発生された場合、すなわち回路１に電源電圧を供給
する電源３がＯＮ、回路２に電源電圧を供給する電源４
がＯＦＦという状態になると、３ステートバッファ６の
出力側はハイインピーダンスとなり、これにより、信号
線７を介して回路１から回路２に流れる電流はなくな
り、回路２内のＩＣのラッチアップが確実に防止され
る。
【００２９】また、電圧低下検出回路８から検出出力が
発生された場合、すなわち回路２に電源電圧を供給する
電源４がＯＮ、回路１に電源電圧を供給する電源３がＯ
ＦＦという状態になると、３ステートバッファ９の出力
側はハイインピーダンスとなり、これにより、信号線１
０を介して回路２から回路１に流れる電流はなくなり、
回路１内のＩＣのラッチアップが確実に防止される。
発生された場合、すなわち回路２に電源電圧を供給する
電源４がＯＮ、回路１に電源電圧を供給する電源３がＯ
ＦＦという状態になると、３ステートバッファ９の出力
側はハイインピーダンスとなり、これにより、信号線１
０を介して回路２から回路１に流れる電流はなくなり、
回路１内のＩＣのラッチアップが確実に防止される。
【００３０】図３は本発明の更に他の実施例を示したも
のである。この実施例においても図２に示した実施例と
同様に信号が信号線７を介して回路１から回路２へ送信
されるだけでなく、信号線１０を介して回路２から回路
１にも送られる。
のである。この実施例においても図２に示した実施例と
同様に信号が信号線７を介して回路１から回路２へ送信
されるだけでなく、信号線１０を介して回路２から回路
１にも送られる。
【００３１】この図３に示す実施例においては、回路１
に電源電圧を供給する電源３および回路２に電源電圧を
供給する電源４に対して共通に電圧低下検出回路１１を
設ける。この場合、電圧低下検出回路１１は電源３また
は電源４のいずれからでも電源電圧を取れるようにし、
電源３または電源４のいずれかから出力される電源電圧
が所定の電圧以下に低下すると、検出出力を発生する。
この電圧低下検出回路１１から出力された検出出力は回
路１の３ステートバッファ６および回路２の３ステート
バッファ９に同時に加えられ、３ステートバッファ６お
よび３ステートバッファ９の出力側を同時にハイインピ
ーダンスにする。
に電源電圧を供給する電源３および回路２に電源電圧を
供給する電源４に対して共通に電圧低下検出回路１１を
設ける。この場合、電圧低下検出回路１１は電源３また
は電源４のいずれからでも電源電圧を取れるようにし、
電源３または電源４のいずれかから出力される電源電圧
が所定の電圧以下に低下すると、検出出力を発生する。
この電圧低下検出回路１１から出力された検出出力は回
路１の３ステートバッファ６および回路２の３ステート
バッファ９に同時に加えられ、３ステートバッファ６お
よび３ステートバッファ９の出力側を同時にハイインピ
ーダンスにする。
【００３２】このような構成によると、図２に示した実
施例と比較して大幅に回路の簡略化が図れる。
施例と比較して大幅に回路の簡略化が図れる。
【００３３】図４は、図３に示した電圧低下検出回路１
１の具体的回路例を示したものでる。この図４に示す回
路は、２個のダイオード２０、２１とＡＮＤゲート回路
２２とを具備して構成される。この図４に示す回路にお
いては、電源３および電源４から出力される電源電圧を
それぞれダイオード２０、２１を介してＡＮＤゲート回
路２２の電源として加え、更にＡＮＤゲート回路２２の
入力に電源３および電源４の出力電圧を直接加える。こ
こで、電源３および電源４から出力される電源電圧のい
ずれかが所定の電圧以下に低下すると、ＡＮＤゲート回
路２２の出力はローレベルになり、この場合、このＡＮ
Ｄゲート回路２２の出力により３ステートバッファ６お
よび３ステートバッファ９の出力側を同時にハイインピ
ーダンスになるように制御する。
１の具体的回路例を示したものでる。この図４に示す回
路は、２個のダイオード２０、２１とＡＮＤゲート回路
２２とを具備して構成される。この図４に示す回路にお
いては、電源３および電源４から出力される電源電圧を
それぞれダイオード２０、２１を介してＡＮＤゲート回
路２２の電源として加え、更にＡＮＤゲート回路２２の
入力に電源３および電源４の出力電圧を直接加える。こ
こで、電源３および電源４から出力される電源電圧のい
ずれかが所定の電圧以下に低下すると、ＡＮＤゲート回
路２２の出力はローレベルになり、この場合、このＡＮ
Ｄゲート回路２２の出力により３ステートバッファ６お
よび３ステートバッファ９の出力側を同時にハイインピ
ーダンスになるように制御する。
【００３４】
【発明の効果】以上説明したように本発明によれば、信
号送信側の回路に加えられる電源がオンでかつ信号受信
側の回路に加えられる電源がオフになったことを低電圧
検出手段により検出し、該検出出力に基づき制御手段に
より信号送信側の回路の送信出力をハイインピーダンス
に制御するように構成したので、信号受信側の回路の電
源がオフした場合でも、信号受信側の回路内のラッチア
ップを確実に防止するとともに、安定した制御を行うこ
とが可能になる。
号送信側の回路に加えられる電源がオンでかつ信号受信
側の回路に加えられる電源がオフになったことを低電圧
検出手段により検出し、該検出出力に基づき制御手段に
より信号送信側の回路の送信出力をハイインピーダンス
に制御するように構成したので、信号受信側の回路の電
源がオフした場合でも、信号受信側の回路内のラッチア
ップを確実に防止するとともに、安定した制御を行うこ
とが可能になる。
【図１】本発明にかかわる電子機器の一実施例を示すブ
ロック図。
ロック図。
【図２】本発明にかかわる電子機器の他の実施例を示す
ブロック図。
ブロック図。
【図３】本発明にかかわる電子機器の更に他の実施例を
示すブロック図。
示すブロック図。
【図４】図３に示した電圧低下検出回路の一例を示す回
路図。
路図。
【図５】従来例を示すブロック図。
【図６】他の従来例を示すブロック図。
【図７】更に他の従来例を示すブロック図。
１ 回路（回路Ａ） ２ 回路（回路Ｂ） ３ 電源 ４ 電源 ５、８、１１、５０ 電圧低下検出回路 ６、９ ３ステートバッファ ７、１０ 信号線 １２ 中央演算処理装置（ＣＰＵ） １３ 抵抗 ２０、２１ ダイオード ２２ ＡＮＤゲート回路
Claims (2)
- 【請求項１】 各々別系統の電源から電源電圧が供給さ
れる少なくとも２つの回路を具備し、該回路間で信号の
送受を行う電子機器において、 前記回路の内の信号送信側の回路に加えられる電源がオ
ンでかつ前記回路の内の信号受信側の回路に加えられる
電源がオフになった場合に検出出力を発生する低電圧検
出手段を設け、 前記信号送信側の回路に、前記低電圧検出手段の検出出
力に基づき前記信号送信側の回路の送信出力をハイイン
ピーダンスにする制御手段を設けたことを特徴とする電
子機器。 - 【請求項２】 前記制御手段は、 前記信号送信側の回路の出力に設けられ、前記低電圧検
出手段の検出出力に基づき前記信号送信側の回路の送信
出力をハイインピーダンスにする３ステートバッファを
具備することを特徴とする請求項１記載の電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042575A JPH07249973A (ja) | 1994-03-14 | 1994-03-14 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042575A JPH07249973A (ja) | 1994-03-14 | 1994-03-14 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249973A true JPH07249973A (ja) | 1995-09-26 |
Family
ID=12639871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6042575A Pending JPH07249973A (ja) | 1994-03-14 | 1994-03-14 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249973A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6181297B1 (en) | 1994-08-25 | 2001-01-30 | Symmetricom, Inc. | Antenna |
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-
1994
- 1994-03-14 JP JP6042575A patent/JPH07249973A/ja active Pending
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