JPH0441626Y2 - - Google Patents
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- Publication number
- JPH0441626Y2 JPH0441626Y2 JP18564586U JP18564586U JPH0441626Y2 JP H0441626 Y2 JPH0441626 Y2 JP H0441626Y2 JP 18564586 U JP18564586 U JP 18564586U JP 18564586 U JP18564586 U JP 18564586U JP H0441626 Y2 JPH0441626 Y2 JP H0441626Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- power supply
- output level
- logic circuit
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003044 adaptive effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
〔考案の技術分野〕
本考案は、エミユレータの出力部分であるＩ／
Ｏバツフアの出力レベルを制限するために用いら
れる適応形レベルリミツタに関する。
Ｏバツフアの出力レベルを制限するために用いら
れる適応形レベルリミツタに関する。
CMOSマイクロプロセツサは＋3V〜7Vの電源
電圧で動作し、これをエミユレートするエミユレ
ータ／デバツガは、この電源電圧に対応する出力
を出さないと、対象とするターゲツトシステムを
破壊したり、ターゲツトシステムが誤動作したり
する。これは、CMOSマイクロプロセツサの周
辺がCMOS素子で構成される事が多く、それら
CMOS素子は、その素子が使用している電源電
圧以上の電圧の入力を加えると、ラツチアツプ等
により破壊されることがあることに帰因してい
る。これを避けるため、今までのエミユレータで
は、エミユレータ側の電源電圧（通常5V）のみ
での動作を保証し、それ以下のユーザ電源電圧
（ターゲツトシステムに用いれる電源電圧）では
ターゲツトシステムを動作させない様に注意を促
がしていた。が、これでは5Vより低いユーザ電
源電圧で動作するといつたCMOSの特徴である
バツテリ動作時に於けるエミユレートが不可能と
なる。この問題を解決するために、第２図に示す
ような、ユーザ電源電圧の変化に追従する出力回
路が考えられる。同図においては、オペアンプ２
０１とトランジスタ２０２によつて、トランジス
タ２０２のエミツタ電圧は、オペアンプ２０１の
正相入力であるユーザ電源電圧に等しくなる。こ
のエミツタ電圧とクランプ用ダイオード２０４に
よつて、Ｉ／Ｏバツフア２０３の出力V0のハイ
レベル電圧を制限しているが、ダイオード２０４
のドロツプ電圧によりV0のハイレベル電圧は、
ユーザ電源電圧よりダイオード２０４のドロツプ
電圧分だけ高くなつてしまう。
電圧で動作し、これをエミユレートするエミユレ
ータ／デバツガは、この電源電圧に対応する出力
を出さないと、対象とするターゲツトシステムを
破壊したり、ターゲツトシステムが誤動作したり
する。これは、CMOSマイクロプロセツサの周
辺がCMOS素子で構成される事が多く、それら
CMOS素子は、その素子が使用している電源電
圧以上の電圧の入力を加えると、ラツチアツプ等
により破壊されることがあることに帰因してい
る。これを避けるため、今までのエミユレータで
は、エミユレータ側の電源電圧（通常5V）のみ
での動作を保証し、それ以下のユーザ電源電圧
（ターゲツトシステムに用いれる電源電圧）では
ターゲツトシステムを動作させない様に注意を促
がしていた。が、これでは5Vより低いユーザ電
源電圧で動作するといつたCMOSの特徴である
バツテリ動作時に於けるエミユレートが不可能と
なる。この問題を解決するために、第２図に示す
ような、ユーザ電源電圧の変化に追従する出力回
路が考えられる。同図においては、オペアンプ２
０１とトランジスタ２０２によつて、トランジス
タ２０２のエミツタ電圧は、オペアンプ２０１の
正相入力であるユーザ電源電圧に等しくなる。こ
のエミツタ電圧とクランプ用ダイオード２０４に
よつて、Ｉ／Ｏバツフア２０３の出力V0のハイ
レベル電圧を制限しているが、ダイオード２０４
のドロツプ電圧によりV0のハイレベル電圧は、
ユーザ電源電圧よりダイオード２０４のドロツプ
電圧分だけ高くなつてしまう。
本考案は、出力信号となるＩ／Ｏバツフアの出
力のハイレベルをユーザ電源電圧に等しく、か
つ、追従するようにし、この出力レベルによつ
て、CMOSマイクロプロセツサの周辺に用いら
れているCMOS素子等が、破壊されるのを防ぐ
ことを目的とする。
力のハイレベルをユーザ電源電圧に等しく、か
つ、追従するようにし、この出力レベルによつ
て、CMOSマイクロプロセツサの周辺に用いら
れているCMOS素子等が、破壊されるのを防ぐ
ことを目的とする。
本考案の一実施例によれば、被レベル制限の対
象となる出力回路（Ｉ／Ｏバツフア及びその出力
に接続されているプルアツプ用抵抗、あるいは、
クランプ用ダイオード等から構成されている。）
と等価な出力部を有する付加回路（ダミー回路）
を設け、この付加回路内のＩ／Ｏバツフアの出力
のハイレベルが、ユーザ電源電圧と等しくなるよ
うに、この付加回路に接続されている定電圧回路
の出力をオペアンプを用いて制御している。これ
によつて、同じくこの定電圧回路の出力に接続さ
れている出力回路内のＩ／Ｏバツフアの出力のハ
イレベルをユーザ電源電圧に等しく、かつ、追従
するようにしている。
象となる出力回路（Ｉ／Ｏバツフア及びその出力
に接続されているプルアツプ用抵抗、あるいは、
クランプ用ダイオード等から構成されている。）
と等価な出力部を有する付加回路（ダミー回路）
を設け、この付加回路内のＩ／Ｏバツフアの出力
のハイレベルが、ユーザ電源電圧と等しくなるよ
うに、この付加回路に接続されている定電圧回路
の出力をオペアンプを用いて制御している。これ
によつて、同じくこの定電圧回路の出力に接続さ
れている出力回路内のＩ／Ｏバツフアの出力のハ
イレベルをユーザ電源電圧に等しく、かつ、追従
するようにしている。
第１図は本考案の一実施例を示す図である。同
図においては、ダイオード１０１，１０２及び
Ｉ／Ｏバツフア１０５からなる出力回路１１０
と、ダイオード１０３，１０４及びＩ／Ｏバツフ
ア１０６及び抵抗１０９からなる付加回路１１１
とは、互いに等価な出力部を有している。
図においては、ダイオード１０１，１０２及び
Ｉ／Ｏバツフア１０５からなる出力回路１１０
と、ダイオード１０３，１０４及びＩ／Ｏバツフ
ア１０６及び抵抗１０９からなる付加回路１１１
とは、互いに等価な出力部を有している。
Ｉ／Ｏバツフア１０６の出力は、オペアンプ１
０７の逆相（−）入力へ、ユーザ電源電圧は、正
相（＋）入力に接続され、オペアンプ１０７の出
力はトランジスタ１０８のベースに接続されてい
る。トランジスタ１０８のエミツタは、ダイオー
ド１０３のカソードに接続され、ダイオード１０
３のアノードは、Ｉ／Ｏバツフア１０６の出力に
接続されている。また、抵抗１０９によりＩ／Ｏ
バツフア１０６の出力はハイレベルとなつてい
る。これによつてトランジスタ１０８のエミツタ
電圧は、Ｉ／Ｏバツフア１０６の出力がハイレベ
ルで、かつ、ユーザ電源電圧に等しくなるように
制御され、付加回路１１１と等価な出力部を有す
る出力回路１１０内のＩ／Ｏバツフア１０５の出
力のハイレベル電圧もユーザ電源電圧に等しく、
かつ、追従する。また、ダイオード１０１，１０
２，１０３，１０４は、それぞれ抵抗でも良い。
０７の逆相（−）入力へ、ユーザ電源電圧は、正
相（＋）入力に接続され、オペアンプ１０７の出
力はトランジスタ１０８のベースに接続されてい
る。トランジスタ１０８のエミツタは、ダイオー
ド１０３のカソードに接続され、ダイオード１０
３のアノードは、Ｉ／Ｏバツフア１０６の出力に
接続されている。また、抵抗１０９によりＩ／Ｏ
バツフア１０６の出力はハイレベルとなつてい
る。これによつてトランジスタ１０８のエミツタ
電圧は、Ｉ／Ｏバツフア１０６の出力がハイレベ
ルで、かつ、ユーザ電源電圧に等しくなるように
制御され、付加回路１１１と等価な出力部を有す
る出力回路１１０内のＩ／Ｏバツフア１０５の出
力のハイレベル電圧もユーザ電源電圧に等しく、
かつ、追従する。また、ダイオード１０１，１０
２，１０３，１０４は、それぞれ抵抗でも良い。
以上説明したように、本考案を用いることによ
り、エミユレータ出力であるＩ／Ｏバツフアの出
力のハイレベルはユーザ電源電圧に等しく、か
つ、追従するので、このハイレベル電圧はユーザ
電源電圧で動作しているターゲツトシステム内の
CMOS素子へ入力しても、これらCMOS素子を
破壊することはなくなる。また、5V以下のユー
ザ電源電圧でも動作するバツテリ動作時に於ける
エミユレートも可能となる。
り、エミユレータ出力であるＩ／Ｏバツフアの出
力のハイレベルはユーザ電源電圧に等しく、か
つ、追従するので、このハイレベル電圧はユーザ
電源電圧で動作しているターゲツトシステム内の
CMOS素子へ入力しても、これらCMOS素子を
破壊することはなくなる。また、5V以下のユー
ザ電源電圧でも動作するバツテリ動作時に於ける
エミユレートも可能となる。
第１図は、本考案の一実施例の適応形レベルリ
ミツタの構成を示す図、第２図は、従来の適用形
レベルリミツタを示す図である。 １０１，１０３……クランプ用ダイオード、１
０５，１０６……Ｉ／Ｏバツフア、１０７……オ
ペアンプ、１０８……トランジスタ、１１０……
出力回路、１１１……付加回路。
ミツタの構成を示す図、第２図は、従来の適用形
レベルリミツタを示す図である。 １０１，１０３……クランプ用ダイオード、１
０５，１０６……Ｉ／Ｏバツフア、１０７……オ
ペアンプ、１０８……トランジスタ、１１０……
出力回路、１１１……付加回路。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 出力に、該出力レベルの大きさを制限する出
力レベル制限手段を備えた少なくとも１つの駆
動論理回路と、 前記駆動論理回路と等価な回路を有する基準
論理回路と、 被測定装置に印加される電源電圧と前記基準
論理回路の出力とを入力し、出力が前記駆動論
理回路及び基準論理回路の出力レベル制限手段
に接続されて、これら論理回路の出力レベルの
大きさを前記被測定装置に印加される電源電圧
値に制限するべく、該出力レベル制限手段に電
圧を供給する定電圧電源と、 を備えて成り、前記被測定装置を駆動する前
記駆動論理回路の出力レベルの大きさが、前記
被測定装置に印加される電源電圧の大きさに制
限されることを特徴とする適応形レベルリミツ
タ。 (2) 前記各出力レベル制限手段が、それぞれ対応
する論理回路の出力と前記定電圧電源の出力と
の間に接続されたダイオード手段を備えて成る
ことを特徴とする実用新案登録請求の範囲第１
項記載の適応形レベルリミツタ。 (3) 前記各出力レベル制限手段が、それぞれ、対
応する論理回路の出力にその共通接続点が接続
され前記定電圧電源の出力にその一端が接続さ
れた、直列接続の抵抗手段を備えて成ることを
特徴とする実用新案登録請求の範囲第（１）項
記載の適応形レベルリミツタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18564586U JPH0441626Y2 (ja) | 1986-12-01 | 1986-12-01 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18564586U JPH0441626Y2 (ja) | 1986-12-01 | 1986-12-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6390324U JPS6390324U (ja) | 1988-06-11 |
| JPH0441626Y2 true JPH0441626Y2 (ja) | 1992-09-30 |
Family
ID=31134468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18564586U Expired JPH0441626Y2 (ja) | 1986-12-01 | 1986-12-01 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0441626Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5408274B2 (ja) * | 2012-02-20 | 2014-02-05 | 富士通セミコンダクター株式会社 | 半導体出力回路及び外部出力信号生成方法並びに半導体装置 |
-
1986
- 1986-12-01 JP JP18564586U patent/JPH0441626Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6390324U (ja) | 1988-06-11 |
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