JPH0357635U - - Google Patents

Description

【図面の簡単な説明】

単一の図は、本発明に基づき自動ゼロループを
使用したＣＯＤＥＣのアナログ・デジタル部分を
示した回路図である。

Claims (1)

1. 【実用新案登録請求の範囲】 １ アナログ入力信号の極性を表す出力符号ビツ
   トを有する前記アナログ入力信号のデジタル表示
   を与えると共にパワーアツプモードか又は通常の
   アナログ・デジタル変換モードのいずれかで動作
   可能なアナログ・デジタル変換器回路において、
   変換されるべきアナログ入力信号を受け取るべく
   接続されている第１入力リードを具備すると共に
   第２入力リードを具備するオペアンプ、自動ゼロ
   ループ、本アナログ・デジタル変換器回路の現在
   の動作モードを表す出力信号を供給するパワーア
   ツプ／パワーダウン論理回路、本アナログ・デジ
   タル変換器回路によつて発生されたＤ．Ｃ．オフ
   セツトを消去する為に前記オペアンプの第２入力
   リードへフイードバツク信号を供給すべく前記パ
   ワーアツプ／パワーダウン論理回路によつて制御
   される複帯域幅副回路、を有しており、前記複帯
   域副回路は、短期間のパワーアツプ期間中は回路
   オフセツトを相殺するのに十分な比較的小さな時
   定数で動作し且つ本アナログ・デジタル変換器回
   路の前記通常のアナログ・デジタル変換モード期
   間中は本アナログ・デジタル変換器回路の通常動
   作を中断することを必要とすることなしに可変回
   路オフセツトを連続的に相殺すべく比較的大きな
   時定数で動作し、前記フイードバツク信号は前記
   複帯域幅副回路が前記出力符号ビツトの値に対応
   する選択した電圧を時間に関して積分することに
   よつて得られることを特徴とするアナログ・デジ
   タル変換器回路。 ２ 実用新案登録請求の範囲第１項において、前
   記複帯域幅幅回路は可変インピーダンスのＲＣ回
   路網を有しており、前記可変インピーダンスは前
   記パワーアツプ／パワーダウン論理回路によつて
   制御されることを特徴とするアナログ・デジタル
   変換器回路。