JPH09205366A5 - - Google Patents

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JPH09205366A5
JPH09205366A5 JP1996351515A JP35151596A JPH09205366A5 JP H09205366 A5 JPH09205366 A5 JP H09205366A5 JP 1996351515 A JP1996351515 A JP 1996351515A JP 35151596 A JP35151596 A JP 35151596A JP H09205366 A5 JPH09205366 A5 JP H09205366A5
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  1. 回路の入力側に位置するアナログ／デジタル変換器と、
    アナログ／デジタル変換器から出力される信号をデジタル処理する装置と、
    回路の出力側に位置し、デジタル処理する前記装置から出力される信号を変換するデジタル／アナログ変換器と
    を有し、当該処理回路の利得が基準電圧ＶＢとは独立であるように、単一の基準電圧ＶＢから回路の利得を制御する手段
    を有することを特徴とするデジタル処理回路。
  2. 前記出力側に位置するデジタル／アナログ変換器が電流制御される請求項１記載の処理回路であって、前記利得を制御する手段が、
    Ｖ２＝Ｇ２×ＶＢである制御電圧Ｖ２をアナログ／デジタル変換器に与える利得Ｇ２の第１増幅器と、
    差動増幅器であって、該差動増幅器の正の入力は電圧ＶＢに接続され、その負の入力は一方では抵抗Ｒ１を介して回路のアースに接続され、他方、ゲート及びドレインが該差動増幅器の出力及び基準電流が抽出されるデジタル／アナログ変換器の部分にそれぞれ接続されるトランジスタのソースに接続されるところの差動増幅器と、
    一端が当該処理回路の出力に、他端が当該処理回路のアースに接続される出力抵抗と
    を有することを特徴とする処理回路。
  3. 出力側に位置するデジタル／アナログ変換器が電圧制御される請求項１記載の処理回路であって、前記利得を制御する手段が、
    Ｖ２＝Ｇ２×ＶＢである制御電圧Ｖ２をアナログ／デジタル変換器に与える利得Ｇ２の第１増幅器と、
    差動増幅器であって、該差動増幅器の正の入力は電圧ＶＢに接続され、その負の入力は一方では第２の抵抗Ｒ３を介して回路のアースに接続され、他方、第３の抵抗Ｒ２を介して該差動増幅器の出力に接続され、該差動増幅器の出力はデジタル／アナログ変換器の基準制御電圧に接続されるところの差動増幅器と
    を有することを特徴とする処理回路。
  4. 基準電圧ＶＢはバンドギャップ電圧であることを特徴とする請求項１乃至３の何れか一項に記載の処理回路。
  5. アナログ／デジタル変換器、デジタル処理装置、デジタル／アナログ変換器、第１の増幅器、差動増幅器が、ＣＭＯＳ技術で一つの同じ部品上に形成されることを特徴とする請求項２又は３の何れか一項に記載の処理回路。
  6. トランジスタ、第１の抵抗、及び出力抵抗が、ＣＭＯＳ技術で該同じ部品上に形成されることを特徴とする請求項２に従属する請求項５記載の処理回路。
  7. 第２及び第３の抵抗が、ＣＭＯＳ技術で該同じ部品上に形成されることを特徴とする請求項３に従属する請求項５記載の処理回路。
  8. 当該処理回路の利得を調整し得るように、少なくとも１つの抵抗が該同じ部品の外にあることを特徴とする請求項５記載の処理回路
JP35151596A 1995-12-29 1996-12-27 利得制御付デジタル処理回路 Expired - Fee Related JP4388606B2 (ja)

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