JPH0358031A - 薄膜トランジスタパネル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はＴＦＴの構造に関し、特に液晶表示装置の片面
の基板上に形成されるＴＦＴの構造に関する。

（ロ）従来の技術 第６図ａ−ｂに従来の薄膜トランジスタパネルに用いら
れていたＴＦＴ基板をあらわす平面図及びそのＡ−Ａ’
断面図を示す（特開昭６　４　−　２　２０６６号公報
）。

第６図ａにおいて、透明絶縁性基板（１）上のゲート電
極（３）上にゲート絶縁暎が形成され、ゲート電極（３
）上方にゲート絶縁膜を挟んで半導体膜（５）がチャネ
ル方向にゲートＩＥ極（３）の両端部より各４μｍ以下
の大きさで延在し、積層されている。

また、ゲート絶縁幌上には、表示電極（８）が半導体膜
（５）より離れてＩＴＯ製の透明電極によワ形成されて
いる。

ゲート電極（３）とドレインライン（４）の立体交羞部
には半導体暎（５゜）があり、ゲート絶縁膜の欠陥によ
るゲート電極（３）とドレインライン（４）間のショー
トを防止している。

ドレインライン（４）、ドレイン電極（６）及びンース
電極（７）は非透光性の同一材科で同一層に形成され、
ドレインライン（４）とドレイン電極（６）は一つの形
状であり、ソース電極（７）は半導体［（５）及び表示
電極（８）上にあり、両者を電気接続している。

ほぼ半導体膜（５）の中心部を電流路（チャネル）方向
にＡ−Ａ’線上で第６図ａを切断した時の断面図を第６
図ｂに示す。

第６図ｂにおいて、透明絶縁膜基板（１）上にゲート電
極（３）、ゲート絶縁膜（９）が積層されている。

ゲート絶縁膜（９）上の半導体膜（５）はゲート′ｌ電
極（３）の両端部より４μｍ延在している。

半導体膜（５）上に左右に分かれて不純物半導体膜（１
４）、（１４’）が設けられており、それぞれ、非透光
性のドレイン電極（６）、ソース電極（７）に接続され
ている。

また、ソース電極（７）を表示電ｗｉｉ（８）上に積層
することでドレイン電極（６）からの信号を表示電極（
８）に伝えている。

（ハ）発明が解決しようとする課題 前記従来例は半導体膜のゲート電極のはみ出し幅を一定
限度に抑えることでＴＦＴの光照射によるリーク電流の
増加を抑制するものであったが、半導体膜のゲート電極
よりのはみ出し幅が小さく、かつドレイン電極及びソー
ス電極とゲート電極との位置決めはマスクアライナーに
よるため、ＴＦＴの特性を安定させることは難しかった
。

すなわち、ドレイン電極がゲート電極上方に重ならず、
かつソース電極がゲート電極上方に大きく重なることが
あった。

本発明の目的は薄膜トランジスタパネルにおいて、ＴＦ
Ｔが光照射によるリークを生じる構造的要因を抑えつつ
、ＴＦＴの特性の安定を計ることである。

（二）課題を解決するための手段 本発明はガラス、非品質テフロンなどの透明絶縁基板上
に逆スタガー型のＴＦＴを一方の基板に持つ薄膜トラン
ジスタパネルにおいて、Ｃｒなどの非透光性のゲートラ
イン上方にＩＴＯなどの透光性のドレイン電極、ソース
１ｌＬ極が設けられ、ソース電極と表示電極を一体形成
し、半導体膜をゲート電極をマスクとして基板側からポ
ジ型の裏面露光により形處して、チャネルの電流路方向
にゲ一ト電極の端部から各３μｍ未満で延在させ、ドレ
イン電極及びソース電極をゲート電極をマスクとして基
板側からネガ型の裏面露光により形成して、チャネルの
電流路方向にゲート電極の端部から各３μｍ未満で重畳
させているものであるか、または、前記構造の透光性の
ドレイン電極とソース電極上に、一種類以上の非透光性
のドレイン電極とソース電極を積層し、透光性のドレイ
ン電極とンース電極との間隔に比べて非透光性のドレイ
ン電極とソース電極との間隔を狭くしたものである。

（ホ）作用 透光性のドレイン電極、ソース電極及び表示電極を用い
ることでゲート電極に対して自己整合的に電極が形成で
き、ＴＦＴの特性が安定化する。

（へ）実施例 以下、実施例に基づき、本発明を詳述する。

（実施例ｌ） 第１図ａ−ｂに本発明の薄膜トランジスタパネルに用い
られるＴＦＴ基板をあら、わす平面図及び前記平面図の
Ａ−Ａ’線上の断面図を示す。

第１図ａにおいて、透明絶縁性基Ｆｉ（１）上に非透光
性のＣｒよりなるゲートライン（２）及びゲート電極（
３）があり、ゲートライン（２）とドレインライン（４
）の立体交差点上に半導体膜（５゛）が残されており、
ゲート電極（３）上方に半導体膜（５）がゲート電極（
３）のチャネル方向の両端部より各３μｍ未満で延在し
て形成され、ドレイン電極（６）とソース電極（７）が
ゲート電極（３）のチャネル方向の両端部より各３μｍ
未満で重畳して形成されている。

半導体膜（５）のチャネル方向に垂直な幅は透光性のＩ
ＴＯからなるドレイン電１ｇｉ（６）及びソース電極（
７）の幅と同じである。

表示電極（８）とソース電ｉ（７）とは同じ材料で一つ
のパターンとして形處されている。

ドレインライン（４）は非透光性のＴｉ／ＡＪ！から構
威され、ドレインライン（４）の下層のＴｉ（１５）は
ＩＴＯ製のドレイン電極（６）上に直接接触している。

ほぼ半導体膜（５）の中心部をチャネル方向にＡ−Ａ’
　線上で第１図ａを切断した時の断面図を第１図ｂに示
す。

第１図ｂにおいて、ガラスなどの透明絶縁性基板（１）
上にＣｒｌｉ！のゲート電極（３）、さらに酸化珪素ま
たは窒化珪素からなるゲート絶縁膜（９）がある。

ゲート絶縁膜（９）上にゲート電極（２）に整合して、
ａ−Ｓｉ製の半導体膜（５）があり、半導体膜（５）の
左側をＩＴＯ製のドレイン電極（６）が覆い、半導体膜
（５）の右側をＩＴＯ製のソース電極（７）が覆ってお
り、ドレイン電極（６）の一部にドレインライン（４）
が積層している。

第１図ａ−ｂの構造のＴＦＴを製造する工程順の平面図
を第２図ａ−ｆ、また、ゲート電極付近でチャネル方向
に切断した時の工程順の断面図を第３図ａ−ｆに示す。

第２図ａに示すように、透明絶縁性基板（１）上に非道
光性の金属を蒸着し、リソグラフィーにより行方向にゲ
ートライン（２）及びゲート電極（３）をつくる。

次に、第２図ｂに示すように、ゲートライン（２）が形
成された透明絶縁性基板（１）上に半導体膜（５）をプ
ラス？ＣＶＤ　（Ｐ−ＣＶＤ）　で膜付けし、さらにス
ープレー社の商品名Ａ　Ｚ　−　５２００のポジ型レジ
スト（１０）を塗布後、透明絶縁性基板（１）側から裏
面露光して現像、エッチングする。

半導体膜（５）はポジ型レジスト（１０）下にあり、ゲ
ートライン（２）及びゲート電極（３）の外形より２μ
ｍ程度延在している。

次に、第２図Ｃに示すようにポジ型レジスト（１０）を
剥離し、パタニングされた半導体膜（５〉のあるゲート
絶縁膜（９）上にＩＴＯ製の透明電極を膜付けし、さら
に東京応化社の商品名ＯＭＲ−８３のネガ型レジスト（
１ｌ）を塗布後、透明絶縁性基板（１）側から裏面露光
して現像、エッチングする。

ＩＴＯ製の透明電極はネガ型レジスト（ｌ１）下にあり
、ゲートライン（２）及びゲート電極（３）の外形より
２μｍ程度中に重畳している。

次に、第２図ｄに示すように、ネガ型レジスト（１ｌ）
を除去後、ポジ型レジスト（１０）を表示電極（８）相
当部とゲート電極（３）の一部とを連結して覆うパター
ンと、ゲートライン（２）の一部を覆うパターンとで購
戊し、他の部分の半導体膜と透明電極をエッチングによ
り除去する。

次に、第２図ｅに示すように、ポジ型レジスト（１ｏ）
を剥離すると、ゲートライン（２）に沿ってゲート絶縁
膜（９）上に１つのパターンとして方形の半導体膜（５
゛　）が形成される。

前記半導ｐ＄膜（５゛）の両端にはＩＴＯ（１２）が積
層しており、半導体膜（５゛）はゲートードレイン間シ
ョート防止膜として動く。

また、同時にゲート電極（３）に沿ってゲート絶縁膜（
９）上にもう１つのパターンとしてドレイン電極（６）
やソース電ｔｆｉ（７）と接続された方形の半導体嘆（
５）が形成される。

前記半導体嘆（５）の両端にはチャネル方向と垂直な方
向の幅が等しいＩＴＯ製のドレイン電極（６）とソース
電極（７）がゲート電極（３）の両端部よりチャネル方
向へ２μｍ重畳して積層し、かつ半導体１］＊（５）は
ゲート電極（３）のチャネル方向の両端部より各２μｍ
延在し、表示電極（８）はソース電極（７）と一体形成
されている。

最後に第２図ｆに示すように、表示電極（８）などを形
成したゲート絶縁膜（９）上にＴ　ｉ　／　Ａ２を蒸着
し、リソグラフィーにより列方向にドレインライン（４
）をつくる。

Ｔ　ｉ　／　Ａ　ｉ製のドレインライン（４）はＩＴＯ
製のドレイン電極（６）や列方向の両端にＩＴＯ（１２
）が積み重なった半導体膜（５゜）上に積層している。

尚、ゲートライン（２）の端子部の積層嘆は電極取り出
しのため、適時に取り除かれている。

ＴＦＴのチャネル部形成の工程順の断面図を第３図ａ−
ｆに示す。

第３図ａに示すように、透明絶縁性基板（１）上にゲー
ト電極（３）をつくる。

次に、第３図ｂに示すように、ポジ型レジスト（１０）
を用いて半導体嘆（５）を裏面露光により、ゲート電極
（３）の端部から延在幅αの寸法で形成する。

各種の条件により延在幅αは０くαく３［μｍコに制御
される。

次に、第３図Ｃに示すように、ネガ型レジスト（ｌ１）
を用いて、ＩＴ．Ｏ（１２）を裏面露光により、ゲート
電極（３）の端部から重畳幅βの寸法で形成する。

各種の条件により重畳幅βは０〈βく３［μｍコに制御
される。

次に、第３図ｄに示すようにポジ型レジスト（１０）で
ＴＦＴの主要部を覆って他の部分をエッチングする。

次に、第３図ｅに示すようにレジストを剥離した後、第
３図ｆに示すように、ドレインライン（４）をドレイン
ｔｉ（６）上に積層して、ＴＦＴのチャネル長ｒとして
１０μｍ以下のＴＦＴ基板を完成する。

（実施例２） 第４図ａ−ｂに本発明の薄膜トランジスタパネルの一部
をあらわす平面図及び前記平面図をＡ−Ａ゜線上で切断
した時の断面図を示す。

第４図ａに示すように、ゲートライン（２）及びゲート
電極（３）上にゲート絶縁膜（９）を配し、ゲート絶縁
膜（９）上に上層がＡｌ（１３）からなるドレインライ
ン（４）が列方向に形成され、ドレインライン（４）と
接続されるドレイン電極（６）は下層の長方形状のＩＴ
Ｏ（１２）と上層の突起部状のＡｌ（１３）より構或さ
れ、同じくソース１ｉ極（７）は下層の突起部状のＩＴ
Ｏ（ｌ２）と上層の長方形状の，６，ｆｆｉ（１３）で
構戊されている。

ドレイン電極（６）とソース電極（７）下には長方形状
の半導体膜（５）が配置されているが、ドレイン電極（
６）とソース′電極（７）の間隔は上層のＡ乏（１３）
の方が下層のＩＴＯ　（１　２）より狭く、チャネル長
γは６μｍ程度にしてある。

ほぼ半導体膜（５）の中心部を電流路方向にＡ−Ａ’線
上で第４図ａを切断した時の断面図を第４図ｂに示す。

第４図ｂに示すように、ＴＦＴ側の透明絶縁性基板（１
）上にゲート電極（３）とゲート絶縁膜（９）が積層し
てあり、ゲート絶縁膜（９）上にｎ型のａ−Ｓｉの半導
体膜（５）とＩＴＯ　（１２）製のドレイン電極（６）
と、表示電極（８）と一体化したＩＴＯ（１２）製のソ
ース電極（７）が形處されている。

半導体膜（５）上にｎ“型のａ−Ｓｉの不純物半導体膜
（１４）がＴＦＴのチャネル長だけ左右に分かれて被着
されている。

不純物半導体膜（１４）上に裏面露光により形戒された
ＩＴＯ（１２）のパターンと、ドレインライン（４）と
共に形成されたＴｉ　　（１５）及びＡε　（１３）の
パターンとがＴＦＴのチャネルの両側にそれぞれ、ドレ
イン電極（６）、ソース電極（７）として形成されてい
る。

上記構戒のＴＦＴの表面にポリイミドからなる配向膜（
１６）を形戒し、対向する透明絶縁性基板（１゜）上に
ＩＴＯ（１２゜）製の対向電極、ＩＴＦＴに対して非表
示部で黒色、表示部で３原色の内の１色に着色したポリ
イミド製の着色配向膜（１７）を積層する。

ＴＦＴ基板側の配向膜（１６）と対向基板側の着色配向
膜（１７）とで液晶（１８）をはさんで配向させる。

ＩＴＯよりなるドレイン、ソース電極間隔より非透光性
のＴ　ｉ　／　Ａ　ｌからなるドレイン、ソース電極間
隔を狭くすることによりゲート電極とドレイン電極及び
ソース電極とのパターンずれによるＴＦＴの特性のバラ
ツキを防止することができる。

（実施例３） 第５図ａ−ｂに本発明の他の実施例の薄膜トランジスタ
パネルの一部をあらわす平面図及び前記平面図をＡ−Ａ
’線上で切断した時の断面図を示す。

第５図ａに示すように、行方向に伸びているゲートライ
ン（２）及びゲート電極（３）に平行に補助容量電極（
１９）がゲートライン（２）と交差せず、透明絶縁性基
板（１）上に形戒されている。

第５図ｂに示すように、透明絶縁性基板（１）上にＩＴ
Ｏ製の補助容量電極（１９）が配置され、補助容量電極
（ｌ９）上を酸化珪素からなる補助容量絶縁膜（２０）
が覆っている。

補助容量絶縁［　（２　０）上にはＴＦＴ及び表示電極
（８）が形成されており、対向する透明絶縁性基板（１
゛）上のＩＴＯ（１２゜）と前記表示電極（８）との間
の電界により液晶（１８）のバルクの配向状態を決定す
る。

実施例１、２、３の構造のＴＦＴの特性の安定化の例と
して，ＴＦＴのＯＮｉ流とＯＦＦ電流の比のバラツキ（
１００σ／Ｘ　σ：標準偏差ｘ：ＯＮ，ＯＦＦ電流比の
平均　　［％コ）を従来のＴＦＴのＯＮ電流とＯＦＦ電
流の比のバラツキと比較した表を第１表に示す。

第 １ 表 第１表に見られるように本発明のＴＦＴのＯＮ電流とＯ
ＦＦ電流の比は安定している。

尚、ゲート電極に対する半導体膜の延在幅やドレイン電
極及びソース電極の重畳幅は３μｍ以上ではＴＦＴの特
性の安定が困難であった。

（ト）発明の効果 透明電極によりドレイン、ソース電極を形成した実施例
１のＴＦＴの構造は各電極の重なりが少なく、ＴＦＴの
寄生容量が小さいため、応答速度が速い長所がある。

透明電極上に非透光性金属を積層してドレイン、ソース
電極を形成した実施例２のＴＦＴの構遣はドレインライ
ンとドレイン電極のコンタクト抵抗や半導体膜とソース
電極及びドレイン電極のコンタクト抵抗を小さくできる
ため、薄嘆トランジスタパネルにおいてＩＲ損が小さく
、画素数の多い大型パネルに対応できる長所がある。

ゲート電極とドレイン電極およびソース電極の重なりが
小さいＴＦＴ下に補助容量電極を設けた実施例３のＴＦ
Ｔの溝遺はＴＦＴのスイッチイング速度が速く、かつ液
晶に印加される電圧がゆるやかに減少するので、薄膜ト
ランジスタパネルの画面の明るさが均一になる長所があ
る。

以上のように本発明は薄膜トランジスタパネルに応答速
度が速く、特性の安定なＴＦＴを実現するものである。

【図面の簡単な説明】

第１図ａ−ｂは本発明の薄膜トランジスタパネルに用い
られるＴＦＴ基板をあらわす平面図及びそのＡ−Ａ’線
上の断面図である。 第２図ａ−ｆは本発明の薄膜トランジスタパネルに用い
られるＴＦＴ基板を製造する工程順の平面図である。 第３図ａ−ｆは本発明の薄膜トランジスタパネルに用い
られるＴＦＴ基板を製造する工程順の断面図である。 第４図ａ−ｂは本発明の薄膜１・ランジスタパネルの一
部をあらわす平面図及びそのＡ−Ａ’線上の断面図であ
る。 第５図ａ−ｂは本発明の他の実施例の薄膜トランジスタ
パネルの一部をあらわす平面図及びそのＡ−Ａ’線上の
断面図である。 第６図ａ−ｂｆｉｍ米例の薄膜トランジスタパネルに用
いられるＴＦＴ基板をあらわす平面図及びそのＡ−Ａ”
線上の断面図である。 １・・・透明絶縁性基板、２・・・ドレインライン、３
・・・ゲート電極、４・・・ドレインライン、５、５゛
・・・半導体膜、６・・・ドレイン電極、７・・・ンー
ス電極、８・・・表示電極、９・・・ゲート絶縁膜、１
０・・・ポジ型レジスト、１１・・・ネガ型レジスト、
ｌ２、１２゛・・・ＩＴＯ、１３・・・Ａ２、ｌ４・・
・不純物半導体膜、ｌ５・・・Ｔｉ，１６・・・配向膜
、１７・・・着色配向膜、１ ８ ・・液晶、 １ ９・・・補助容量電極、 ２０・・・補助容 量絶縁膜、 ａ・・・延在幅、 β・・・重畳幅、 γ・・・チャネ ル長。

Claims (4)

【特許請求の範囲】
1. （１）透明絶縁性基板上にゲートライン及びゲート電極
   、次にゲート絶縁膜、その上に半導体膜、さらにドレイ
   ン電極、ソース電極及び表示電極の順に積層したＴＦＴ
   を有する薄膜トランジスタパネルにおいて、ゲートライ
   ン及びゲート電極は非透光性の同一材料で構成され、ド
   レイン電極、ソース電極及び表示電極は透光性の同一材
   料からなり、ソース電極と表示電極は１つの島状領域で
   あり、半導体膜はゲート電極をマスクとして基板側から
   ポジ型の裏面露光により形成され、チャネルの電流路方
   向にゲート電極の端部から各３μｍ未満で延在し、ドレ
   イン電極及びソース電極はゲート電極をマスクとして基
   板側からネガ型の裏面露光により形成され、チャネルの
   電流路方向にゲート電極の端部から各３μｍ未満で重畳
   し、ドレインラインはドレイン電極上に積層しているこ
   とを特徴とする薄膜トランジスタパネル。
2. （２）透明絶縁性基板上にゲートライン及びゲート電極
   、次にゲート絶縁膜、その上に半導体膜、さらにドレイ
   ン電極、ソース電極及び表示電極の順に積層したＴＦＴ
   を有する薄膜トランジスタパネルにおいて、ゲートライ
   ン及びゲート電極は非透光性の同一材料で構成され、半
   導体膜上に透光性のドレイン電極及びソース電極、さら
   にその上に一種類以上の非透光性材料のドレイン電極及
   びソース電極が積層され、透光性のドレイン電極とソー
   ス電極との間隔は非透光性のドレイン電極とソース電極
   との間隔より広く、透光性のソース電極と表示電極は一
   つの島状領域であり、ドレインラインは非透光性のドレ
   イン電極とソース電極と同一層であり、半導体膜はゲー
   ト電極をマスクとして基板側からポジ型の裏面露光によ
   り形成され、チャネルの電流路方向にゲート電極の端部
   から各３μｍ未満で延在し、ドレイン電極及びソース電
   極はゲート電極をマスクとして基板側からネガ型の裏面
   露光により形成され、チャネルの電流路方向にゲート電
   極の端部から各３μｍ未満で重畳し、ドレインラインは
   ドレイン電極上に積層していることを特徴とする薄膜ト
   ランジスタパネル。
3. （３）ゲートライン及びゲート電極と透明絶縁性基板と
   の間に透光性の補助容量電極及び補助容量絶縁膜を設け
   たことを特徴とする請求項１または２記載の薄膜トラン
   ジスタパネル。
4. （４）半導体膜は上層にドナーまたはアクセプタとなる
   不純物を含む不純物半導体膜が積層されていることを特
   徴とする請求項１または２記載の薄膜トランジスタパネ
   ル。