JPH0358208B2 - - Google Patents
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- Publication number
- JPH0358208B2 JPH0358208B2 JP59203051A JP20305184A JPH0358208B2 JP H0358208 B2 JPH0358208 B2 JP H0358208B2 JP 59203051 A JP59203051 A JP 59203051A JP 20305184 A JP20305184 A JP 20305184A JP H0358208 B2 JPH0358208 B2 JP H0358208B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- parallel
- signals
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Time-Division Multiplex Systems (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
（産業上の利分野）
本発明は、デイジタルNRZ信号（Non−
Return−To−Zero信号）の直列−並列変換回路
に関する。
Return−To−Zero信号）の直列−並列変換回路
に関する。
（従来の技術）
第３図は従来技術による直列−並列変換回路の
一例を示すブロツク図であり、並列数ｎが４（ｎ
＝４）の場合を示すものである。第３図において
１０１は４ビツト直列メモリ回路、１０２は４ビ
ツト並列メモリ回路、１０３は４分周回路であ
る。
一例を示すブロツク図であり、並列数ｎが４（ｎ
＝４）の場合を示すものである。第３図において
１０１は４ビツト直列メモリ回路、１０２は４ビ
ツト並列メモリ回路、１０３は４分周回路であ
る。
第４図は理解を容易にするための変換状態を示
す説明図である。第３図および第４図において、
４列の非同期信号を順次多重化して得た１系列の
入力信号（信号線１上）は順次４ビツト直列メモ
リ回路１０１に記憶される。一方、入力クロツク
信号（信号線２）を４分周回路１０３により４分
周して得られた出力信号（信号線３）によつて４
ビツトメモリ回路１０１の内容が一度に読出さ
れ、４系列信号（信号線４〜７）に並列変換され
る。４列に並列変換された信号（信号線４〜７）
は、第４図に示すように多重化する前の４列の非
同期信号より形成された信号列に他ならない。こ
こで、ai，bi，ci，di（ｉ＝１，２，３，４）は各
列の信号を示す。
す説明図である。第３図および第４図において、
４列の非同期信号を順次多重化して得た１系列の
入力信号（信号線１上）は順次４ビツト直列メモ
リ回路１０１に記憶される。一方、入力クロツク
信号（信号線２）を４分周回路１０３により４分
周して得られた出力信号（信号線３）によつて４
ビツトメモリ回路１０１の内容が一度に読出さ
れ、４系列信号（信号線４〜７）に並列変換され
る。４列に並列変換された信号（信号線４〜７）
は、第４図に示すように多重化する前の４列の非
同期信号より形成された信号列に他ならない。こ
こで、ai，bi，ci，di（ｉ＝１，２，３，４）は各
列の信号を示す。
このとき、４列の非同期信号のうちで１系列の
信号のみがランダム性を有する情報信号で、他の
３系列の信号は信号なし（全ビツト“１”、また
は全ビツト“０”）の場合には、直列−並列変換
された４系列の並列信号においても、１系列のみ
がランダム性を有する信号となり、他の３系列の
信号は信号なしの状態となる。上記の４系列の信
号間にはランダム性が存在しないため、多値変調
を行つた場合には変調信号のスペクトラムは大き
な歪を含むことになる。このために、従来は並列
信号にスクランブルパターン長の長いランダム性
に豊んだパターンを採用してスクランブルを形成
し、４系列の信号間にランダム性を与えてスペク
トラムの歪を補正していた。
信号のみがランダム性を有する情報信号で、他の
３系列の信号は信号なし（全ビツト“１”、また
は全ビツト“０”）の場合には、直列−並列変換
された４系列の並列信号においても、１系列のみ
がランダム性を有する信号となり、他の３系列の
信号は信号なしの状態となる。上記の４系列の信
号間にはランダム性が存在しないため、多値変調
を行つた場合には変調信号のスペクトラムは大き
な歪を含むことになる。このために、従来は並列
信号にスクランブルパターン長の長いランダム性
に豊んだパターンを採用してスクランブルを形成
し、４系列の信号間にランダム性を与えてスペク
トラムの歪を補正していた。
（発明が解決しようとする問題点）
本発明の目的は、ｎ列の非同期信号（または同
期信号）列から多重化された１系列の信号を多値
信号に変換する際に多値変調を行うことによつて
上記欠点を除去し、ｎ系列の非同期信号の信号状
態にかかわらず、信号列間にランダム性を保つこ
とができるように構成した直列−並列変換回路を
提供することにある。
期信号）列から多重化された１系列の信号を多値
信号に変換する際に多値変調を行うことによつて
上記欠点を除去し、ｎ系列の非同期信号の信号状
態にかかわらず、信号列間にランダム性を保つこ
とができるように構成した直列−並列変換回路を
提供することにある。
（問題点を解決するための手段）
本発明による直列−並列変換装置は2nビツト直
列メモリ回路と、2n分周回路と、2nビツト並列メ
モリ回路と、制御信号発生回路と、選択回路とを
具備して構成したものである。
列メモリ回路と、2n分周回路と、2nビツト並列メ
モリ回路と、制御信号発生回路と、選択回路とを
具備して構成したものである。
2nビツト直列メモリ回路は、直列信号を一時的
に記憶するためのものである。
に記憶するためのものである。
2n分周回路は、上記直列信号のクロツク信号を
分周するためのものである。
分周するためのものである。
2nビツト並列メモリ回路は、2nビツト直列メモ
リ回路の内容を並列に処理するためのものであ
る。
リ回路の内容を並列に処理するためのものであ
る。
制御信号発生回路は、2n分周回路の出力信号に
より制御信号を生成するためのものである。
より制御信号を生成するためのものである。
選択回路は、2nビツト並列メモリ回路の出力信
号を上記制御信号のもとでｎ列にランダム制御し
て選択するためのものである。
号を上記制御信号のもとでｎ列にランダム制御し
て選択するためのものである。
（実施例）
次に、本発明について図面を参照して詳細に説
明する。
明する。
第１図は、本発明による直列−並列変換回路の
一実施例を示すブロツク図であり、並列数ｎが４
（ｎ＝４）の場合を示すものである。第１図にお
いて１０４は24ビツト直列メモリ回路、１０５は
24ビツト並列メモリ回路、１０６は選択回路、１
０７は24分周回路、１０８は制御信号発生回路で
ある。第２図は理解を容易にするための変換状態
を示す説明図である。
一実施例を示すブロツク図であり、並列数ｎが４
（ｎ＝４）の場合を示すものである。第１図にお
いて１０４は24ビツト直列メモリ回路、１０５は
24ビツト並列メモリ回路、１０６は選択回路、１
０７は24分周回路、１０８は制御信号発生回路で
ある。第２図は理解を容易にするための変換状態
を示す説明図である。
４列の非同期信号を順次多重化して得られた入
力信号（信号線１）は順次、16ビツト直列メモリ
回路１０４に記憶される。一方、入力信号のクロ
ツク信号（信号線２）を16分周回路１０７により
16分周した出力信号（信号線２１）により、16ビ
ツト直列メモリ回路１０４の内容が一度に読出さ
れて16系列の信号（信号線２４〜３９）に並列変
換される。16分周信号（信号線２１）を１周期と
してクロツク信号（信号線２）の４周期間を高レ
ベル、12周期間を低レベルにして設定された選択
制御信号（信号線２３）を、24分周回路の出力信
号（信号線２２）により制御信号発生回路１０８
で発生させる。16系列信号に並列変換された信号
（信号線２４〜３９）は順次選択制御信号（信号
線２３）にもとづいて選択回路１０６で分配さ
れ、例えば第２図に示す配列で４系列の並列信号
（信号線４０〜４３）が得られるように変換され
る。変換された信号系列では４系列の非同期信号
の信号内容が分散されており、１系列の信号のみ
がランダム性を有する情報信号であれば、４系列
に並列変換された信号間に或る程度のランダム性
が保たれることになる。この４系列の信号により
多値変調を行つた場合に、変調信号スペクトラム
に大きな歪は発生しない。なお、選択回路１０６
での16系列の信号の分配方法を変えることによ
り、任意の分配が可能になることは言うまでもな
い。
力信号（信号線１）は順次、16ビツト直列メモリ
回路１０４に記憶される。一方、入力信号のクロ
ツク信号（信号線２）を16分周回路１０７により
16分周した出力信号（信号線２１）により、16ビ
ツト直列メモリ回路１０４の内容が一度に読出さ
れて16系列の信号（信号線２４〜３９）に並列変
換される。16分周信号（信号線２１）を１周期と
してクロツク信号（信号線２）の４周期間を高レ
ベル、12周期間を低レベルにして設定された選択
制御信号（信号線２３）を、24分周回路の出力信
号（信号線２２）により制御信号発生回路１０８
で発生させる。16系列信号に並列変換された信号
（信号線２４〜３９）は順次選択制御信号（信号
線２３）にもとづいて選択回路１０６で分配さ
れ、例えば第２図に示す配列で４系列の並列信号
（信号線４０〜４３）が得られるように変換され
る。変換された信号系列では４系列の非同期信号
の信号内容が分散されており、１系列の信号のみ
がランダム性を有する情報信号であれば、４系列
に並列変換された信号間に或る程度のランダム性
が保たれることになる。この４系列の信号により
多値変調を行つた場合に、変調信号スペクトラム
に大きな歪は発生しない。なお、選択回路１０６
での16系列の信号の分配方法を変えることによ
り、任意の分配が可能になることは言うまでもな
い。
（発明の効果）
以上説明したように本発明によれば、直列−並
列変換にスクランブルのようなランダム化技術を
施さなくとも情報信号のみによるランダム分配を
行うことにより、並列信号間のランダム性を保つ
ことが可能になると云う効果がある。
列変換にスクランブルのようなランダム化技術を
施さなくとも情報信号のみによるランダム分配を
行うことにより、並列信号間のランダム性を保つ
ことが可能になると云う効果がある。
本発明による直列−並列変換の技術は昨今汎用
に供されているランダムアクセスメモリを利用す
れば、簡単、且つ容易に達成することができ、ラ
ンダム分配を容易に行うことができる。また、多
重化段数と直列−並列変換数とが異なるときに
は、従来回路でじゆうぶん実用になつているとは
云え、上記両者が同一のときには特に有効とな
る。
に供されているランダムアクセスメモリを利用す
れば、簡単、且つ容易に達成することができ、ラ
ンダム分配を容易に行うことができる。また、多
重化段数と直列−並列変換数とが異なるときに
は、従来回路でじゆうぶん実用になつているとは
云え、上記両者が同一のときには特に有効とな
る。
第１図は、本発明による直列−並列変換回路の
一実施例を示すブロツク図である。第２図は、本
発明による直列−並列変換回路の動作の理解を容
易にするための変換状態の説明図である。第３図
は、従来技術による直列−並列変換回路の一例を
示すブロツク図である。第４図は、従来技術によ
る直列−並列変換回路の動作の理解を容易にする
ための変換状態の説明図である。 １０１……４ビツト直列メモリ回路、１０２…
…４ビツト並列メモリ回路、１０３……４分周回
路、１０４……24ビツト直列メモリ回路、１０５
……24ビツト並列メモリ回路、１０６……選択回
路、１０７……24分周回路、１０８……制御信号
発生回路。
一実施例を示すブロツク図である。第２図は、本
発明による直列−並列変換回路の動作の理解を容
易にするための変換状態の説明図である。第３図
は、従来技術による直列−並列変換回路の一例を
示すブロツク図である。第４図は、従来技術によ
る直列−並列変換回路の動作の理解を容易にする
ための変換状態の説明図である。 １０１……４ビツト直列メモリ回路、１０２…
…４ビツト並列メモリ回路、１０３……４分周回
路、１０４……24ビツト直列メモリ回路、１０５
……24ビツト並列メモリ回路、１０６……選択回
路、１０７……24分周回路、１０８……制御信号
発生回路。
Claims (1)
- １ 直列信号を一時的に記憶する2nビツト直列メ
モリ回路と、前記直列信号のクロツク信号を分周
する2n分周回路と、前記2nビツト直列メモリ回路
の内容を並列に直して一時的に記憶する2nビツト
並列メモリ回路と、前記2n分周回路の出力信号に
より制御信号を生成する制御信号発生回路と、前
記2nビツト並列メモリ回路の出力信号を前記制御
信号に基づく列内の並び換えによりランダム性を
有するよう制御しｎ列に選択して出力する選択回
路とを具備して構成したことを特徴とする直列−
並列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20305184A JPS6180918A (ja) | 1984-09-28 | 1984-09-28 | 直列−並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20305184A JPS6180918A (ja) | 1984-09-28 | 1984-09-28 | 直列−並列変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180918A JPS6180918A (ja) | 1986-04-24 |
| JPH0358208B2 true JPH0358208B2 (ja) | 1991-09-04 |
Family
ID=16467525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20305184A Granted JPS6180918A (ja) | 1984-09-28 | 1984-09-28 | 直列−並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180918A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972227A (ja) * | 1982-10-18 | 1984-04-24 | Nippon Telegr & Teleph Corp <Ntt> | 直並列変換回路 |
-
1984
- 1984-09-28 JP JP20305184A patent/JPS6180918A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6180918A (ja) | 1986-04-24 |
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