JPS6180918A - 直列−並列変換回路 - Google Patents
直列−並列変換回路Info
- Publication number
- JPS6180918A JPS6180918A JP20305184A JP20305184A JPS6180918A JP S6180918 A JPS6180918 A JP S6180918A JP 20305184 A JP20305184 A JP 20305184A JP 20305184 A JP20305184 A JP 20305184A JP S6180918 A JPS6180918 A JP S6180918A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- parallel
- signal
- serial
- memory circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 17
- 238000000034 method Methods 0.000 abstract description 5
- 238000001228 spectrum Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 241000238413 Octopus Species 0.000 description 1
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Time-Division Multiplex Systems (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ディジタルへ几２信号（ＮＯｎ−Ｒｅｔｕｒ
ｎ−Ｔｏ−Ｚｅｒｏイｊ＋３′）の直列−並列変換回路
に関する。
ｎ−Ｔｏ−Ｚｅｒｏイｊ＋３′）の直列−並列変換回路
に関する。
（従来の技術〕
第３図は従来技術による直列−並列変換回路の一例を示
すブロック図であり、並列数ｎが４（ｎ＝４）の場合を
示すものである。第３図において１０１は４ビット直列
メモリ回路、１０２は４ビット並列メモリ回路、１０６
ば４分周回路である。
すブロック図であり、並列数ｎが４（ｎ＝４）の場合を
示すものである。第３図において１０１は４ビット直列
メモリ回路、１０２は４ビット並列メモリ回路、１０６
ば４分周回路である。
第４図は埋！ｎｆ容易にするための変換状態を示す説明
図である。第３図および第４図において、４列の非同期
信号を順次多重化して得た１系列の入力信号（信号線１
上）は順次４ビット直列メモリ回路１０１に記憶される
。一方、入力クロック信号（信号線２）を４分周回路１
０３により４分周して得られ比出力信号（信号線６）に
よって４ビツトメモリ回路１０１の内容が一度に読出さ
れ、４系列信号（信号；ｉ ４〜７）に並列変換される
。
図である。第３図および第４図において、４列の非同期
信号を順次多重化して得た１系列の入力信号（信号線１
上）は順次４ビット直列メモリ回路１０１に記憶される
。一方、入力クロック信号（信号線２）を４分周回路１
０３により４分周して得られ比出力信号（信号線６）に
よって４ビツトメモリ回路１０１の内容が一度に読出さ
れ、４系列信号（信号；ｉ ４〜７）に並列変換される
。
４列に並列変換された信号（信号線４〜７）は、第４図
に示すように多重化する前の４列の非同期信号より形成
された信号列に他ならない、ここで、＠ ｔ 、 ｂ
ｒ 、 ｃ ｒ 、 ｄ （（１＝１ ｐ ２ ｅ ３
ｔ ４ ）は各列の信号を示す。
に示すように多重化する前の４列の非同期信号より形成
された信号列に他ならない、ここで、＠ ｔ 、 ｂ
ｒ 、 ｃ ｒ 、 ｄ （（１＝１ ｐ ２ ｅ ３
ｔ ４ ）は各列の信号を示す。
このとき、４列の非同期信号のうちで１系列の信号のみ
がランダム性を有する情報信号で、他の３系列の信号は
信号なしく全ビット″″１”、または全ビット“０”）
の場合には、直列−並列変換された４系列の並列信号に
おいても、１系列のみがランダム性を有する信号となり
、他の３系列の１３号は信号なしの状態となる。上記の
４系列の信号間にはランダム性が存在しないため、多値
変調を行った場合には変調信号のスペクトラムは大きな
歪？含むことになる。このために、従来シよ並列信号に
スクランブルパターン長の長いランダム性に豊んだパタ
ーン？採用してスクランブルを形成し、４系列の信号間
にランダム性金与えてスペクトラムの歪を補正していた
。
がランダム性を有する情報信号で、他の３系列の信号は
信号なしく全ビット″″１”、または全ビット“０”）
の場合には、直列−並列変換された４系列の並列信号に
おいても、１系列のみがランダム性を有する信号となり
、他の３系列の１３号は信号なしの状態となる。上記の
４系列の信号間にはランダム性が存在しないため、多値
変調を行った場合には変調信号のスペクトラムは大きな
歪？含むことになる。このために、従来シよ並列信号に
スクランブルパターン長の長いランダム性に豊んだパタ
ーン？採用してスクランブルを形成し、４系列の信号間
にランダム性金与えてスペクトラムの歪を補正していた
。
（発明が解決しようとする問題点）
本発明の目的は、ｎ列の非同期信号（または同期信号）
列から多重化された１系列の１ｈ号を多値信号に変換す
る際に多値変調を行うことによって上記欠点を除去し、
ｎ系列の非同期信号の信号状態にかかわらず、信号列間
にランダム性を保つことができるように構成したｔｉ工
列−並列変換回路を提供することである。
列から多重化された１系列の１ｈ号を多値信号に変換す
る際に多値変調を行うことによって上記欠点を除去し、
ｎ系列の非同期信号の信号状態にかかわらず、信号列間
にランダム性を保つことができるように構成したｔｉ工
列−並列変換回路を提供することである。
（問題点を解決するための手段）
本発明による直列−並列変換装置は２ｎビット直列メモ
リ回路と ２ｎ分周回路と ２ｎビット直列メモリ回路
と、制御信号発生回路と２選択回路とを具備して構成し
たものである。
リ回路と ２ｎ分周回路と ２ｎビット直列メモリ回路
と、制御信号発生回路と２選択回路とを具備して構成し
たものである。
２′″ビット直列メモリ回路は、直列信号を一時的 。
に記憶するためのものである。
２ｎ分周回路は、上記直列信号のクロック信号を分周す
るためのものである。
るためのものである。
２ｎビット並列メモリ回路は ２ｎビット直列メモリ回
路の内容を並列に処理するためのものである。
路の内容を並列に処理するためのものである。
制御信号発生回路は ２ｎ分周回路の出力信号により制
御信号を生成するためのものである。
御信号を生成するためのものである。
選択回路は ２ｎビット直列メモリ回路の出力信号を上
記制御信号のもとてｎ列にランダム制御して選択するた
めのものである。 ！（実施
例） 次に、本発明について図面を参照して詳細に説明する。
記制御信号のもとてｎ列にランダム制御して選択するた
めのものである。 ！（実施
例） 次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明による直列−並列変換回路の一実施例
？示すブロック図でロク、並列数ｎが４（ｎ＝４）の場
合を示すものである。第１図において１０４は２４ピン
ト直列メモリ回路、１ｏ５は２４ビット並列メモリ回路
、１ｏ６は選択回路、１０７は２４分周回路、１０８は
制御信号発生回路である。第２図は理解を容易にするｔ
めの変換状態金示す説明図である。
？示すブロック図でロク、並列数ｎが４（ｎ＝４）の場
合を示すものである。第１図において１０４は２４ピン
ト直列メモリ回路、１ｏ５は２４ビット並列メモリ回路
、１ｏ６は選択回路、１０７は２４分周回路、１０８は
制御信号発生回路である。第２図は理解を容易にするｔ
めの変換状態金示す説明図である。
４列の非同期信号を順次多重化して得られた入力信号（
信号１腺１）は順次、１６ビツト直列メモリ回路１０４
に記憶される。一方、人力信号のクロック信号（信号線
２）を１６分周回路１０７により１６分周した出力信号
（信号線２１）により、１６ビツト直列メモリ回路１０
４の内容が一度に読出されて１６系列の信号（信号線２
４〜６９）に並列変換される。１６分周信号（信号＠２
１）を１周期としてクロック信号（信号線２）の４周期
間を高レベル、１２周期間を低レベルにして設定された
還択硝惧信号（信号線２３）を、２４分周回路の出力信
号（信号線２２）によ逆制御信号発生回路１０８で発生
させる。１６系列信号に並列変換された信号（信号線２
４〜３９）は頭次選択制御信号（信号線２６）にもとづ
いて選択回路１０６で分配され、例えば第２図に示す配
列で４系列の並列信号（信号線４０〜４３）が得られる
ように変換される。変換された信号系列では４系列の非
同期信号の信号内容が分散されており、ｌ系列の信号の
みがランダム性を有する情報信号であれば、４系列に並
列変換された信号間に成る程度のランダム性が保たれる
ことになる。この４系列の信号により多値変調を行った
場合に、変調信号スペクトラムに大きな歪は発生しない
。なお、選択回路１０６での１６系列の信号の分配方法
を変えることによｐ１任意の分配が可能になることは言
）鷹でもない。
信号１腺１）は順次、１６ビツト直列メモリ回路１０４
に記憶される。一方、人力信号のクロック信号（信号線
２）を１６分周回路１０７により１６分周した出力信号
（信号線２１）により、１６ビツト直列メモリ回路１０
４の内容が一度に読出されて１６系列の信号（信号線２
４〜６９）に並列変換される。１６分周信号（信号＠２
１）を１周期としてクロック信号（信号線２）の４周期
間を高レベル、１２周期間を低レベルにして設定された
還択硝惧信号（信号線２３）を、２４分周回路の出力信
号（信号線２２）によ逆制御信号発生回路１０８で発生
させる。１６系列信号に並列変換された信号（信号線２
４〜３９）は頭次選択制御信号（信号線２６）にもとづ
いて選択回路１０６で分配され、例えば第２図に示す配
列で４系列の並列信号（信号線４０〜４３）が得られる
ように変換される。変換された信号系列では４系列の非
同期信号の信号内容が分散されており、ｌ系列の信号の
みがランダム性を有する情報信号であれば、４系列に並
列変換された信号間に成る程度のランダム性が保たれる
ことになる。この４系列の信号により多値変調を行った
場合に、変調信号スペクトラムに大きな歪は発生しない
。なお、選択回路１０６での１６系列の信号の分配方法
を変えることによｐ１任意の分配が可能になることは言
）鷹でもない。
（発明の効果）
以上説明したように本発明によれば、直列−並列変換に
スクランブルのようなランダム化技術を施さなくとも情
報信号のみによるランダム分配を行うことにより、並列
信号間のランダム性を保つことが可能になると云う効果
がある。
スクランブルのようなランダム化技術を施さなくとも情
報信号のみによるランダム分配を行うことにより、並列
信号間のランダム性を保つことが可能になると云う効果
がある。
本発明による直列−並列変換■技術は昨今汎用に供され
ているランダムアクセスメモリを利用すれば、簡単、且
つ容易に達成することができ、ランダム分配を容易に行
うことができる。また、多重化段数と直列−並列変換数
とが異なるときには、従来回路でじゅうぶん実用になっ
ているとは云え、上記両者が同一のときには特に有効と
なる。
ているランダムアクセスメモリを利用すれば、簡単、且
つ容易に達成することができ、ランダム分配を容易に行
うことができる。また、多重化段数と直列−並列変換数
とが異なるときには、従来回路でじゅうぶん実用になっ
ているとは云え、上記両者が同一のときには特に有効と
なる。
第１図は、本発明による直列−並列変換回路の一実施例
を示すブロック図である。 第２図は、本発明による直列−並列変換回路の動作の理
解全容易にするための変換状態の説明図→十である。 第３図は、従来技術による直列−並列変換回路の一列金
示すブロック図である。 第４タコは、従来技前による直列−並列変換回路の動作
の理解を容易にするための変換状態の説明図である。 １０１・・・４ビット直列メモリ回路 １０２拳・・４ビット皿列メモリ回路 １ｒ３３・・畳４分周回路 １０４・・・２４ビット直列メモリ回路１０５・・・２
６ビツト並列メモリ回路１０６・−・選択回路 １０７働１１＠２分周回路
を示すブロック図である。 第２図は、本発明による直列−並列変換回路の動作の理
解全容易にするための変換状態の説明図→十である。 第３図は、従来技術による直列−並列変換回路の一列金
示すブロック図である。 第４タコは、従来技前による直列−並列変換回路の動作
の理解を容易にするための変換状態の説明図である。 １０１・・・４ビット直列メモリ回路 １０２拳・・４ビット皿列メモリ回路 １ｒ３３・・畳４分周回路 １０４・・・２４ビット直列メモリ回路１０５・・・２
６ビツト並列メモリ回路１０６・−・選択回路 １０７働１１＠２分周回路
Claims (1)
- 直列信号を一時的に記憶するための２＾ｎビット直列メ
モリ回路と、前記直列信号のクロック信号を分周するた
めの２＾ｎ分周回路と、前記２＾ｎビット直列メモリ回
路の内容を並列に処理するための２＾ｎビット並列メモ
リ回路と、前記２＾ｎ分周回路の出力信号により制御信
号を生成するための制御信号発生回路と、前記２＾ｎビ
ット並列メモリ回路の出力信号を前記制御信号のもとで
ｎ列にランダム制御して選択するための選択回路とを具
備して構成したことを特徴とする直列−並列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20305184A JPS6180918A (ja) | 1984-09-28 | 1984-09-28 | 直列−並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20305184A JPS6180918A (ja) | 1984-09-28 | 1984-09-28 | 直列−並列変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180918A true JPS6180918A (ja) | 1986-04-24 |
| JPH0358208B2 JPH0358208B2 (ja) | 1991-09-04 |
Family
ID=16467525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20305184A Granted JPS6180918A (ja) | 1984-09-28 | 1984-09-28 | 直列−並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180918A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972227A (ja) * | 1982-10-18 | 1984-04-24 | Nippon Telegr & Teleph Corp <Ntt> | 直並列変換回路 |
-
1984
- 1984-09-28 JP JP20305184A patent/JPS6180918A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972227A (ja) * | 1982-10-18 | 1984-04-24 | Nippon Telegr & Teleph Corp <Ntt> | 直並列変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0358208B2 (ja) | 1991-09-04 |
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