JPH0358240A - レジスタアクセス記録回路 - Google Patents
レジスタアクセス記録回路Info
- Publication number
- JPH0358240A JPH0358240A JP1195506A JP19550689A JPH0358240A JP H0358240 A JPH0358240 A JP H0358240A JP 1195506 A JP1195506 A JP 1195506A JP 19550689 A JP19550689 A JP 19550689A JP H0358240 A JPH0358240 A JP H0358240A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- access
- circuit
- control register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000010365 information processing Effects 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に関し、特にレジスタのアクセ
スを記録するレジスタアクセス記録回路に関する。
スを記録するレジスタアクセス記録回路に関する。
従来、この種の情報処理装置のレジスタのアクセス記録
は、多くは、アドレストレースメモリ等により行われ、
どのレジスタに対しアクセスしたかを知ることができた
。
は、多くは、アドレストレースメモリ等により行われ、
どのレジスタに対しアクセスしたかを知ることができた
。
上述した従来のレジスタアクセス記録回路では、どのレ
ジスタに対しどのようなデータを書込んだかということ
を調べる場合には、動作中の装置を止めてそのファーム
ウェアのアドレストレースを行うことにより、ある範囲
のアクセスを１回分だけは知ることができるが、すべて
のレジスタがどのようなデータバタンでアクセスされて
いるかはわからないという欠点があった。
ジスタに対しどのようなデータを書込んだかということ
を調べる場合には、動作中の装置を止めてそのファーム
ウェアのアドレストレースを行うことにより、ある範囲
のアクセスを１回分だけは知ることができるが、すべて
のレジスタがどのようなデータバタンでアクセスされて
いるかはわからないという欠点があった。
本発明のレジスタアクセス記録回路は、＜Ａ）アクセス
の記録の対象である複数の制御レジスタに供給されるデ
ータ書込みクロツク信号の論理和を演算する論理和回路
、 （Ｂ）前記複数の制御レジスタに入力されるデータ信号
を伝送するデータバスと前記複数の制御レジスタを選択
するためのセレクト信号を伝送するデータバスとがアド
レ・スデータ入力端子に接続され、前記論理和回路の出
力信号がクロック入力端子に供給されるメモリ、 を有している。
の記録の対象である複数の制御レジスタに供給されるデ
ータ書込みクロツク信号の論理和を演算する論理和回路
、 （Ｂ）前記複数の制御レジスタに入力されるデータ信号
を伝送するデータバスと前記複数の制御レジスタを選択
するためのセレクト信号を伝送するデータバスとがアド
レ・スデータ入力端子に接続され、前記論理和回路の出
力信号がクロック入力端子に供給されるメモリ、 を有している。
次に本発明について図面を参照して説明する．第１図は
本発明の一実施例のブロック図である。
本発明の一実施例のブロック図である。
第１図において、１０はメモリ、２０〜５０は制御レジ
スタ、００１はデータバス、００２はメモリ１０用のデ
ータライン、０２１，０３１，０４１，０５１は制御レ
ジスタ２０〜５０用のデータ書込みクロック、０１１は
メモリ１０のデータ書込みクロックであり、データ書込
みクロック０２１〜０５１の論理和をとったものである
。
スタ、００１はデータバス、００２はメモリ１０用のデ
ータライン、０２１，０３１，０４１，０５１は制御レ
ジスタ２０〜５０用のデータ書込みクロック、０１１は
メモリ１０のデータ書込みクロックであり、データ書込
みクロック０２１〜０５１の論理和をとったものである
。
００３は制御レジスタ２０〜５０をコードで表わし選択
する２ビッＩ・のセレクト信号である。
する２ビッＩ・のセレクト信号である。
以下に制御レジスタ２０に対し、データを書込む時の動
作について説明する。
作について説明する。
このとき、制御レジスタ２０〜５０とセレクト信号００
３との対応は第２図に示すような関係にあるものとする
。又、制御レジスタ２０〜５０及びデータバス００１が
それぞれ４ビットである場合について説明する。
３との対応は第２図に示すような関係にあるものとする
。又、制御レジスタ２０〜５０及びデータバス００１が
それぞれ４ビットである場合について説明する。
制御レジスタ２０に対してビットバタン１０１０．２》
がデータとして書込まれる場合には、データバス００１
に対し１ ０ １ ０ ＋２＋のデータがのせられ、書
込みクロック０２１により、制御レジスタ２０にデータ
１０１０．２，が書込まれる。このときのセレクト信号
００３は第２図に示す関係からＯ Ｏ （２１となって
おり、セレクト信号が０ ０ １２１で、データバス０
０１が１ ０ １ ０ ＋２，なので、メモリ１０のア
ドレスは００１０１０，２，に設定され、データライン
，００２より論理値「１」としてメモリ用データ書込み
クロック０１１により、メモリ１０に書込まれる。
がデータとして書込まれる場合には、データバス００１
に対し１ ０ １ ０ ＋２＋のデータがのせられ、書
込みクロック０２１により、制御レジスタ２０にデータ
１０１０．２，が書込まれる。このときのセレクト信号
００３は第２図に示す関係からＯ Ｏ （２１となって
おり、セレクト信号が０ ０ １２１で、データバス０
０１が１ ０ １ ０ ＋２，なので、メモリ１０のア
ドレスは００１０１０，２，に設定され、データライン
，００２より論理値「１」としてメモリ用データ書込み
クロック０１１により、メモリ１０に書込まれる。
他の制御レジスタにデータが書込まれるときも、同様な
動作が行われる。
動作が行われる。
このように、複数の制御レジスタに供給されるデータ書
込みクロック信号の論理和を演算する論理和回路と、複
数の制御レジスタに入力されるデータ信号と制御レジス
タを選択するためのセレクト信号とから楕或されるコー
ドによりアドレス選択が行われるメモリとを設け、各制
御レジスタに対する各データバタンごとのアクセスをメ
モリに記憶することにより、各制御レジスタに対してど
のようなデータバタンでアクセスが行われたが、あるい
は、まだアクセスされていないデータバタンはどのよう
なバタンであるかを調べることができる。
込みクロック信号の論理和を演算する論理和回路と、複
数の制御レジスタに入力されるデータ信号と制御レジス
タを選択するためのセレクト信号とから楕或されるコー
ドによりアドレス選択が行われるメモリとを設け、各制
御レジスタに対する各データバタンごとのアクセスをメ
モリに記憶することにより、各制御レジスタに対してど
のようなデータバタンでアクセスが行われたが、あるい
は、まだアクセスされていないデータバタンはどのよう
なバタンであるかを調べることができる。
以上説明したように本発明は、複数の制御レジスタに供
給されるデータ書込みクロック信号の論理和を演算する
論理和回路と、複数の制御レジスタに入力されるデータ
信号と制御レジスタを選択するためのセレクト信号とか
ら構成されるコードによりアドレス選択が行われるメモ
リとを設け、各制御レジスタに対する各データパタンご
とのアクセスをメモリに記憶することにより、各制御レ
ジスタに対してどのようなデータパタンでアクセスが行
われたか、あるいは、まだアクセスされていないデータ
バタンはとのようなバタンであるかを調べることができ
るという効果がある。
給されるデータ書込みクロック信号の論理和を演算する
論理和回路と、複数の制御レジスタに入力されるデータ
信号と制御レジスタを選択するためのセレクト信号とか
ら構成されるコードによりアドレス選択が行われるメモ
リとを設け、各制御レジスタに対する各データパタンご
とのアクセスをメモリに記憶することにより、各制御レ
ジスタに対してどのようなデータパタンでアクセスが行
われたか、あるいは、まだアクセスされていないデータ
バタンはとのようなバタンであるかを調べることができ
るという効果がある。
第１図は本発明のブロック図、第２図は制御レジスタと
セレクト信号との対応を示す説明図である。 １０・・・メモリ、２０，３０，４０．５０・・・制御
レジスタ、００１・・・データバス、００２・・・デー
タライン、００３・・・セレクト信号、Ｏ’ｌｌ・・・
メモリデータ書込みクロック、０２１，０３１．０４１
０５１・・・データ書込みクロック。
セレクト信号との対応を示す説明図である。 １０・・・メモリ、２０，３０，４０．５０・・・制御
レジスタ、００１・・・データバス、００２・・・デー
タライン、００３・・・セレクト信号、Ｏ’ｌｌ・・・
メモリデータ書込みクロック、０２１，０３１．０４１
０５１・・・データ書込みクロック。
Claims (1)
- 【特許請求の範囲】 （Ａ）アクセスの記録の対象である複数の制御レジスタ
に供給されるデータ書込みクロック信号の論理和を演算
する論理和回路、 （Ｂ）前記複数の制御レジスタに入力されるデータ信号
を伝送するデータバスと前記複数の制御レジスタを選択
するためのセレクト信号を伝送するデータバスとがアド
レスデータ入力端子に接続され、前記論理和回路の出力
信号がクロック入力端子に供給されるメモリ、 を有することを特徴とするレジスタアクセス記録回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195506A JPH0358240A (ja) | 1989-07-27 | 1989-07-27 | レジスタアクセス記録回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195506A JPH0358240A (ja) | 1989-07-27 | 1989-07-27 | レジスタアクセス記録回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358240A true JPH0358240A (ja) | 1991-03-13 |
Family
ID=16342219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1195506A Pending JPH0358240A (ja) | 1989-07-27 | 1989-07-27 | レジスタアクセス記録回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358240A (ja) |
-
1989
- 1989-07-27 JP JP1195506A patent/JPH0358240A/ja active Pending
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