JPH0830484A - トレース回路 - Google Patents

Abstract

(57)【要約】 【目的】 特定のデバイスの論理状態をそのデバイスに
対するアクセスが発生する度に記録するトレース回路を
提供する。 【構成】 トリガ信号生成手段２１は、デバイス１２に
与えられるアクセス信号からトリガ信号Ｓｔを生成す
る。アドレス生成手段２２は、トリガ信号Ｓｔを入力す
る度にアドレスデータＡＤｗを単位量だけ変化させる。
記憶手段２３は、トリガ信号Ｓｔをライト信号として、
上記アドレスデータＡＤｗに応じてデバイス１２の論理
状態を記憶する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デバイスの論理状態を
記憶するトレース回路に関する。

【０００２】

【従来の技術】ＣＰＵを搭載した装置等において、ソフ
トウェアやハードウェアのデバッグの際には、各デバイ
スの論理状態を記録して解析する、いわゆるトレースが
必要となる。従来は、ロジックアナライザを使用してト
レースを行っている。

【０００３】

【発明が解決しようとする課題】このようなロジックア
ナライザは、所定時間内における論理状態を記憶手段に
記録させるとともにその論理状態を解析したり表示した
りする。しかしながら、特定のデバイスの論理状態をそ
のデバイスに対するアクセスが発生する度に記録して解
析するといった用途には、記憶容量が不足であったり測
定条件が限られていたりするために不適であった。本発
明は、このような事情に基づいてなされたもので、その
目的は、特定のデバイスの論理状態をそのデバイスに対
するアクセスが発生する度に記録するトレース回路を提
供することにある。

【０００４】

【課題を解決するための手段】本発明のトレース回路
は、デバイスに与えられるアクセス信号からトリガ信号
を生成するトリガ信号生成手段と、トリガ信号を入力す
る度にアドレスデータを単位量だけ変化させるアドレス
生成手段と、トリガ信号をライト信号として、上記アド
レスデータに応じてデバイスの論理状態を記憶する記憶
手段とを有することを特徴としている。また、上記デバ
イスの論理状態とは、そのデバイスの各端子の論理状
態、すなわちデータ端子、アドレス端子、リード端子、
ライト端子、及びその他全ての制御端子等の論理状態を
含む。

【０００５】

【作用】トリガ信号生成手段は、デバイスに与えられる
アクセス信号からトリガ信号を生成する。アドレス生成
手段は、トリガ信号をを入力する度にアドレスデータを
単位量だけ変化させる。記憶手段は、トリガ信号をライ
ト信号として、上記アドレスデータに応じてデバイスの
論理状態を記憶する。これにより、トレース対象のデバ
イスにアクセスがある度にその論理状態を記憶手段に記
憶させることができる。

【０００６】

【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明のトレース回路の一実施例を示す概
略回路図であり、図２は、図１に対応するタイミングチ
ャートである。

【０００７】１０は、トレースの対象となるデバイスを
有する被測定回路である。なお、本明細書では、トレー
スの対象となるもの、すなわち装置、回路、及び素子等
を含めてデバイスと呼ぶ。被測定回路１０は、ＣＰＵ１
１、デコーダ１２、メモリ素子１３、Ｉ／Ｏコントロー
ラ１４等を有して構成されている。ＡＢはアドレスバス
であり、ＤＢはデータバスである。また、ＲＤは各素子
に対する読み出しを制御するリード信号であり、ＷＲは
各素子に対する書き込みを制御するライト信号である。

【０００８】デコーダ１２は、アドレスバスＡＢのアド
レスデータをデコードして選択信号ＣＳ１，ＣＳ２，
…，ＣＳｎを生成し、ＣＰＵ１１の制御下にあるメモリ
素子１３やＩ／Ｏコントローラ１４に与える。メモリ素
子１３及びＩ／Ｏコントローラ１４は、アドレスバスＡ
Ｂ及びデータバスＤＢを介してＣＰＵ１１とデータの授
受を行っており、トレース対象となるデバイスである。

【０００９】２０は、トレース回路であり、トリガ信号
生成手段２１、アドレス生成手段２２、及び記憶手段２
３を有している。トリガ信号生成手段２１は、デバイス
であるメモリ素子１３に供給されるアクセス信号、すな
わち選択信号ＣＳ１、リード信号ＲＤ、及びライト信号
ＷＲからトリガ信号Ｓｔを生成する。このトリガ信号生
成手段２１は、図１に例示するように、リード信号ＲＤ
及びライト信号ＷＲを入力する負論理のＯＲゲート２１
Ａと、それの出力及び選択信号ＣＳ１を入力する負論理
のＡＮＤゲート２１Ｂとから構成されている。したがっ
て、トリガ信号Ｓｔは、当該デバイスであるメモリ素子
１３の選択信号ＣＳ１が有効であり、かつ、リード信号
ＲＤ又はライト信号ＷＲが有効であるときに生成され
る。

【００１０】アドレス生成手段２２は、例えば２進カウ
ンタ素子から構成されるものであり、クリア端子ＣＬＲ
が有効となった際にリセットされ、上記トリガ信号Ｓｔ
が入力する度に出力Ｑをインクリメントしてアドレスデ
ータＡＤｗとして記憶手段２３のアドレス端子ＡＤに与
える。

【００１１】記憶手段２３は、１以上のデュアルポート
メモリを並列接続して構成されている。記憶手段２３の
入力側には、アドレス生成手段２２からアドレスデータ
ＡＤｗを入力するアドレス端子群ＡＤ、上記トリガ信号
Ｓｔを入力するライト端子ＷＲ、及び入力側の動作を能
動状態にする選択信号ＣＳｗを入力する選択端子ＣＳが
設けられている。一方、記憶手段２３の出力側には、読
み出し時のアドレスＡＤｒを入力するためのアドレス端
子群ＡＤ、読み出しデータＲＤｒのためのデータ端子群
ＲＤ、出力側の動作を能動状態にする選択信号ＣＳｒを
入力するための選択端子ＣＳが備えられている。

【００１２】なお、記憶手段２３の入力側のデータ端子
群ＤＡには、前述したアドレスバスＡＢ、データバスＤ
Ｂ、リード信号ＲＤ、及びライト信号ＷＲが接続され
て、それらの論理状態を示すデータ（以下、総括して書
き込みデータＤｗということがある）が書き込まれるよ
うになっており、書き込まれたデータは、出力側のデー
タ端子群ＤＡから読み出しデータＤｒとして読み出され
るようになっている。

【００１３】また、トレース回路２０は、後で詳述する
解析手段３０に接続されており、アドレス生成手段２２
をクリアするクリア信号ＣＬＲ、記憶手段２３への選択
信号ＣＳｗ，ＣＳｒ及びリード信号ＲＤｒは、上記解析
手段３０からトレース回路２０に供給されるようになっ
ており、記憶手段２３から読み出されるデータも上記解
析手段３０へ出力されるようになっている。

【００１４】次に、図１のメモリ素子１３の論理状態を
トレースする場合の動作について、図２を参照して説明
する。図２に示すように、時点ｔ１でメモリ素子１３を
選択する選択信号ＣＳ１が有効状態となり、次いで、時
点ｔ２から時点ｔ３の期間、ライト信号ＷＲが有効状態
となったとすると、トリガ信号生成手段２１は、上記選
択信号ＣＳ１及びライト信号ＷＲからトリガ信号Ｓｔを
生成して、アドレス生成手段２２及び記憶手段２３に供
給する。

【００１５】アドレス生成手段２２は、トリガ信号Ｓｔ
の入力に応じてアドレスデータＡＤｗをインクリメント
して記憶手段２３の入力側のアドレス端子群ＡＤに与え
る。したがって、トリガ信号Ｓｔが記憶手段２３のライ
ト端子ＷＲに、上記アドレスデータＡＤｗが記憶手段２
３のアドレス端子群ＡＤにそれぞれ入力されることによ
り、記憶手段２３の入力側のデータ端子群ＤＡに接続さ
れているアドレスバスＡＢ及びデータバスＤＢにおける
論理状態が書き込みデータＤｗとして記憶手段２３に書
き込まれる。

【００１６】すなわち、デバイスであるメモリ素子１３
に対するアクセスがなされたときの論理状態（アドレス
バス及びデータバスの状態）が記憶手段２３に書き込ま
れる。アクセスが発生する度に、上述と同様に、論理状
態がアドレス生成手段２２によって生成されるアドレス
の順番に従って記憶手段２３に書き込まれる。このよう
に、デバイスにアクセスがなされた時点での論理状態の
みが記憶手段２３に順次記憶される。つまり、アクセス
がなされない限り記憶手段２３にはデータが書き込まれ
ないので、多くの論理状態を記憶することができる。

【００１７】必要期間のトレース動作が終了した後は、
解析手段３０から種々の制御信号が与えられて、必要な
データが上記解析手段３０に読み出される。すなわち、
記憶手段２３の出力側の選択端子ＣＳには有効状態の選
択信号ＣＳｒが与えられ、リード端子ＲＤには有効状態
のリード信号ＲＤｒが与えられるとともに、アドレス端
子ＡＤに与えるアドレスデータＡＤｒを読み出すべきア
ドレスに応じてインクリメントされることにより、出力
側のデータ端子ＤＡからデバイスの論理状態が解析手段
３０へ読み出されて解析される。

【００１８】図２では、デバイスに与えるライト信号Ｗ
Ｒのみを示したが、リード信号ＲＤでも同様にトレース
動作がなされることはもちろんである。

【００１９】なお、Ｉ／Ｏコントローラ１４をトレース
対象のデバイスとする場合には、それに対応する選択信
号ＣＳ２をトレース回路２０のトリガ信号生成回路２１
に与えるように結線すればよい。また、デバイスとして
は、本実施例で示したメモリ素子やＩ／Ｏコントローラ
に限定されるものではなく、ＣＰＵ１１からアクセスし
得るデバイスであればよく、その際には当該デバイスの
選択信号をトリガ信号生成回路２１に与えればよい。

【００２０】なお、トレース回路２０に接続される解析
手段３０としては、例えばパソコン等を使用することが
できる。トレース回路２０をパソコンの拡張スロットに
接続収納し得るように構成すれば、解析手段３０とトレ
ース回路２０との間における制御信号及びデータの授受
が容易である。これにより、解析手段３０によって、ト
レース回路２０の記憶手段２３に記録されたデバイスの
論理状態を読み出し、デバイスの端子及び論理状態を時
系列的に配置した一覧表を作成して解析することが可能
である。すなわち、解析手段３０及びトレース回路２０
によってトレース装置を構成することができる。

【００２１】記憶手段２３としては、ＲＡＭ等のリード
ライト可能なメモリを使用することも可能であるが、デ
ュアルポートメモリの場合と異なり、一組のデータバス
及びアドレスバスしかないので、バスの調停回路等が必
要となり回路構成が複雑となってしまう。

【００２２】トレース回路２０とデバイスとの接続は、
ロジックアナライザ等で使用されているクリップ端子
（プローブ）と同様なものを使用すればよい。

【００２３】また、トリガ信号生成手段２１は、当業者
が任意の論理回路によって実現できるものであり、本実
施例に限定されるものではない。

【００２４】前述したように、本実施例のトレース回路
２０においては、特定のデバイスがアクセスされたとき
に限り、上記特定デバイスの論理状態が記憶手段２３に
書き込まれ、他のデバイスの論理状態は書き込まれない
ので、所要のデバイスについては比較的多くの論理状態
を記憶することができる。したがって、特定のデバイス
において、ごくまれに不具合が発生するような場合のデ
バッグ作業の際に特に有効である。

【００２５】なお、本実施例では、記憶手段２３に書き
込む論理状態は、データバスＤＢ、アドレスバスＡＢ、
リード信号ＲＤ、及びライト信号ＷＲであったが、本発
明のトレース回路は、これに限定されるものではない。
記憶手段に書き込む論理状態としては、上述した以外に
各種の制御信号等も含まれる。

【００２６】

【発明の効果】以上詳述したように、本発明のトレース
回路によれば、特定のデバイスの論理状態をそのデバイ
スに対するアクセスが発生する度に記録することができ
るので、特定のデバイスにおいて、ごくまれに不具合が
発生するような場合のデバッグ作業の際に特に有効であ
る。

【図面の簡単な説明】

【図１】本発明のトレース回路の一実施例を示す概略回
路図である。

【図２】同実施例のタイムチャートである。

【符号の説明】

１３ メモリ素子（デバイス） １４ Ｉ／Ｏコントローラ（デバイス） ２１ トリガ信号生成手段 ２２ アドレス生成手段 ２３ 記憶手段 ３０ 解析手段３０ ＡＤｗ アドレスデータ Ｓｔ トリガ信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】デバイスに与えられるアクセス信号からト
   リガ信号を生成するトリガ信号生成手段と、 前記トリガ信号を入力する度にアドレスデータを単位量
   だけ変化させるアドレス生成手段と、 前記トリガ信号をライト信号として、前記アドレスデー
   タに応じて前記デバイスの論理状態を記憶する記憶手段
   とを有すること、 を特徴とするトレース回路。