JPH0553929A - 障害情報保存機能付き中央処理装置 - Google Patents
障害情報保存機能付き中央処理装置Info
- Publication number
- JPH0553929A JPH0553929A JP3209745A JP20974591A JPH0553929A JP H0553929 A JPH0553929 A JP H0553929A JP 3209745 A JP3209745 A JP 3209745A JP 20974591 A JP20974591 A JP 20974591A JP H0553929 A JPH0553929 A JP H0553929A
- Authority
- JP
- Japan
- Prior art keywords
- processing unit
- central processing
- fault
- information
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【構成】平常時は、中央処理装置１が主記憶装置２をア
クセスする時、メモリアクセストレース制御回路４はＲ
／Ｗ信号線８上のＲ／Ｗ信号のタイミングでアドレスバ
ス７，データバス８上の情報を取り込み、メモリアクセ
ストレース制御回路４のポインタで指定したトレース情
報保存メモリ３のアドレスに格納する。ポインタは１つ
の情報を格納すると「＋１」インクリメントされる。障
害発生時は、中央処理装置１が障害通知信号線５により
メモリアクセストレース制御回路４へ障害発生を通知
し、メモリアクセストレース制御回路４はトレース情報
保存メモリ３への情報格納を中止すると共に、最終ポイ
ンタを内部レジスタに格納する。 【効果】中央処理装置に障害が発生するまでの動きを保
存することが可能となり、障害の解析時間を短縮できる
という効果を有する。
クセスする時、メモリアクセストレース制御回路４はＲ
／Ｗ信号線８上のＲ／Ｗ信号のタイミングでアドレスバ
ス７，データバス８上の情報を取り込み、メモリアクセ
ストレース制御回路４のポインタで指定したトレース情
報保存メモリ３のアドレスに格納する。ポインタは１つ
の情報を格納すると「＋１」インクリメントされる。障
害発生時は、中央処理装置１が障害通知信号線５により
メモリアクセストレース制御回路４へ障害発生を通知
し、メモリアクセストレース制御回路４はトレース情報
保存メモリ３への情報格納を中止すると共に、最終ポイ
ンタを内部レジスタに格納する。 【効果】中央処理装置に障害が発生するまでの動きを保
存することが可能となり、障害の解析時間を短縮できる
という効果を有する。
Description
【０００１】
【産業上の利用分野】本発明は障害情報保存機能付き中
央処理装置に関する。
央処理装置に関する。
【０００２】
【従来の技術】従来の中央処理装置では、障害情報とし
てソフトウェアまたはファームウェアで障害を検出した
後に障害情報を収集し、これを保存していた。
てソフトウェアまたはファームウェアで障害を検出した
後に障害情報を収集し、これを保存していた。
【０００３】
【発明が解決しようとする課題】この従来の中央処理装
置では、障害検出後に障害情報を収集するので、障害発
生と障害検出の間に時間差があるため、正確な障害情報
が得られず、障害解析に時間がかかるという問題点があ
った。
置では、障害検出後に障害情報を収集するので、障害発
生と障害検出の間に時間差があるため、正確な障害情報
が得られず、障害解析に時間がかかるという問題点があ
った。
【０００４】
【課題を解決するための手段】本発明の障害情報保存機
能付き中央処理装置は、アクセスした主記憶装置のアド
レスとデータとを格納するトレース情報保存メモリと、
このトレース情報保存メモリの読出し／書込み制御を行
うメモリアクセストレース制御回路とを備えている。
能付き中央処理装置は、アクセスした主記憶装置のアド
レスとデータとを格納するトレース情報保存メモリと、
このトレース情報保存メモリの読出し／書込み制御を行
うメモリアクセストレース制御回路とを備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の障害情報保存機能付き中央処理装置
の一実施例を示すブロック図である。
る。図１は本発明の障害情報保存機能付き中央処理装置
の一実施例を示すブロック図である。
【０００６】本実施例はアドレスバス６，データバス
７，読出し／書込み信号線（以下Ｒ／Ｗ信号線）８を介
して互いに接続された中央処理装置１，主記憶装置２，
メモリアクセストレース制御回路４と、中央処理装置１
がアクセスした主記憶装置２のアドレスとデータとを格
納するトレース情報保存メモリ３とを備えている。
７，読出し／書込み信号線（以下Ｒ／Ｗ信号線）８を介
して互いに接続された中央処理装置１，主記憶装置２，
メモリアクセストレース制御回路４と、中央処理装置１
がアクセスした主記憶装置２のアドレスとデータとを格
納するトレース情報保存メモリ３とを備えている。
【０００７】続いて本実施例の動作について説明する。
平常時は、中央処理装置１が主記憶装置２をアクセスす
る時、メモリアクセストレース制御回路４はＲ／Ｗ信号
線８上のＲ／Ｗ信号のタイミングでアドレスバス７，デ
ータバス８上の情報を取り込み、メモリアクセストレー
ス制御回路４のポインタで指定したトレース情報保存メ
モリ３のアドレスに格納する。ポインタは１つの情報を
格納すると「＋１」インクリメントされる。障害発生時
は、中央処理装置１が障害通知信号線５によりメモリア
クセストレース制御回路４へ障害発生を通知し、メモリ
アクセストレース制御回路４はトレース情報保存メモリ
３への情報格納を中止すると共に、最終ポインタを内部
レジスタ（図示省略）に格納する。障害の解析はトレー
ス情報保存メモリの内容をトレースして行う。
平常時は、中央処理装置１が主記憶装置２をアクセスす
る時、メモリアクセストレース制御回路４はＲ／Ｗ信号
線８上のＲ／Ｗ信号のタイミングでアドレスバス７，デ
ータバス８上の情報を取り込み、メモリアクセストレー
ス制御回路４のポインタで指定したトレース情報保存メ
モリ３のアドレスに格納する。ポインタは１つの情報を
格納すると「＋１」インクリメントされる。障害発生時
は、中央処理装置１が障害通知信号線５によりメモリア
クセストレース制御回路４へ障害発生を通知し、メモリ
アクセストレース制御回路４はトレース情報保存メモリ
３への情報格納を中止すると共に、最終ポインタを内部
レジスタ（図示省略）に格納する。障害の解析はトレー
ス情報保存メモリの内容をトレースして行う。
【０００８】
【発明の効果】以上説明したように本発明は、中央処理
装置にトレース情報保存メモリとメモリアクセストレー
ス制御回路とからなる障害情報保存手段を付加したの
で、中央処理装置に障害が発生するまでの動きを保存す
ることが可能となり、障害の解析時間を短縮できるとい
う効果を有する。
装置にトレース情報保存メモリとメモリアクセストレー
ス制御回路とからなる障害情報保存手段を付加したの
で、中央処理装置に障害が発生するまでの動きを保存す
ることが可能となり、障害の解析時間を短縮できるとい
う効果を有する。
【図１】本発明の障害情報保存機能付き中央処理装置の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
１ 中央処理装置 ２ 主記憶装置 ３ トレース情報保存メモリ ４ メモリアクセストレース制御回路 ５ 障害通知信号線 ６ アドレスバス ７ データバス ８ Ｒ／Ｗ信号線
Claims (1)
- 【請求項１】 アクセスした主記憶装置のアドレスとデ
ータとを格納するトレース情報保存メモリと、このトレ
ース情報保存メモリの読出し／書込み制御を行うメモリ
アクセストレース制御回路とを備えることを特徴とする
障害情報保存機能付き中央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209745A JPH0553929A (ja) | 1991-08-22 | 1991-08-22 | 障害情報保存機能付き中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209745A JPH0553929A (ja) | 1991-08-22 | 1991-08-22 | 障害情報保存機能付き中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553929A true JPH0553929A (ja) | 1993-03-05 |
Family
ID=16577938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3209745A Pending JPH0553929A (ja) | 1991-08-22 | 1991-08-22 | 障害情報保存機能付き中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7921341B2 (en) | 2007-02-23 | 2011-04-05 | Nec Corporation | System and method for reproducing memory error |
| JP2018195260A (ja) * | 2017-05-22 | 2018-12-06 | 富士通株式会社 | 情報処理装置、プロセッサおよびメモリ送信情報記憶方法 |
-
1991
- 1991-08-22 JP JP3209745A patent/JPH0553929A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7921341B2 (en) | 2007-02-23 | 2011-04-05 | Nec Corporation | System and method for reproducing memory error |
| JP2018195260A (ja) * | 2017-05-22 | 2018-12-06 | 富士通株式会社 | 情報処理装置、プロセッサおよびメモリ送信情報記憶方法 |
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