JPH0358407A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0358407A JPH0358407A JP1194949A JP19494989A JPH0358407A JP H0358407 A JPH0358407 A JP H0358407A JP 1194949 A JP1194949 A JP 1194949A JP 19494989 A JP19494989 A JP 19494989A JP H0358407 A JPH0358407 A JP H0358407A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- code
- chips
- arrangement information
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/101—Marks applied to devices, e.g. for alignment or identification characterised by the type of information, e.g. logos or symbols
- H10W46/103—Marks applied to devices, e.g. for alignment or identification characterised by the type of information, e.g. logos or symbols alphanumeric information, e.g. words, letters or serial numbers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/601—Marks applied to devices, e.g. for alignment or identification for use after dicing
- H10W46/603—Formed on wafers or substrates before dicing and remaining on chips after dicing
Landscapes
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
本発明は多品種小量生産の半導体装置の製造方法に関す
る。
る。
し従来の技術〕
近年LSIの集積規模が膨大になり、特に論理回路では
カスタム化が進行し、システムーオンーチップと言われ
る水準に到達している。
カスタム化が進行し、システムーオンーチップと言われ
る水準に到達している。
このように多品種小量生産が進んでくると、1品種1ロ
ットで生産することさえ、ロフトサイズが極めて小さく
なり、コス1・の上昇を招いている。
ットで生産することさえ、ロフトサイズが極めて小さく
なり、コス1・の上昇を招いている。
主として研究開発の手段とされていた、一枚の半導体基
板(ウエーハ)に複数の異なるチップを混在させる方式
が、つぎのような方法で生産現場でも検討されているが
、日の目を見るに至っていない。
板(ウエーハ)に複数の異なるチップを混在させる方式
が、つぎのような方法で生産現場でも検討されているが
、日の目を見るに至っていない。
第lの方法はあらかじめ決定してあるチップの配列を選
ぶ。
ぶ。
第2の方法はチップ毎に品種コードをパターニングして
おき、これを認識しながら生産する。
おき、これを認識しながら生産する。
第3の方法はウエーハの番号からホストコンピュータで
生産管理する。
生産管理する。
前項に述べた品種混載にはつぎのような問題があった.
第l゛の固定したチップ配列では、生産量をフレキシブ
ルにコントロールできない。
ルにコントロールできない。
第2のチップの品種コードをその都度識別しなければな
らないのでは、極端な生産能率の低下をもたらす。
らないのでは、極端な生産能率の低下をもたらす。
第3のホストコンピュータに頼るのは、ホストコンピュ
ータの情報処理負荷を増して、実用的・経済的範囲を逸
脱してしまう。
ータの情報処理負荷を増して、実用的・経済的範囲を逸
脱してしまう。
本発明の半導体装置の製造方法は、半導体基板上に異な
ったチップが混在する半導体装置の製造方法において、
少なくと61チップにチップの品種コードを示す英数字
または記号を記すことにより生産管理を行なうものであ
る。
ったチップが混在する半導体装置の製造方法において、
少なくと61チップにチップの品種コードを示す英数字
または記号を記すことにより生産管理を行なうものであ
る。
L実施例〕
本発明の一実施例について、第1図および第2図を参照
して説明する. 例えば品種コード001.002、003、004、0
05の5種類のチップをそれぞれ2:4:3:2:1の
比率で生産すると想定する。
して説明する. 例えば品種コード001.002、003、004、0
05の5種類のチップをそれぞれ2:4:3:2:1の
比率で生産すると想定する。
チップNo.l〜2にはコード001の、チップNO.
3〜6にはコード002の、チップNo7〜9にはコー
ド003の、チツ7N 0 . 1 0〜l1にはコー
ド004の、チッ7N1).12にはコードO 0 5
の品種が割り当てられている。
3〜6にはコード002の、チップNo7〜9にはコー
ド003の、チツ7N 0 . 1 0〜l1にはコー
ド004の、チッ7N1).12にはコードO 0 5
の品種が割り当てられている。
この配列情報が第1図の半導体基板lの配列情報チップ
2(チップNo.O)に記録されている。
2(チップNo.O)に記録されている。
配列情報記録チップ2には、第2図のように配列情報記
録チップ表示マーク3とチップ毎の品種コード4が記録
されている。
録チップ表示マーク3とチップ毎の品種コード4が記録
されている。
記録の方法としては、フ才トレジスI・工程で焼き付け
るほか、レーザーマーカーで刻印することもできる。
るほか、レーザーマーカーで刻印することもできる。
各工程ではまずチップ0の情報を読み取り、それぞれチ
ップの品種コードに対応した加工を施して次工程に送る
ことになる。
ップの品種コードに対応した加工を施して次工程に送る
ことになる。
同様に、選別や検査などのテスト工程もチップ毎にプロ
グラムしておくことができる。
グラムしておくことができる。
ここでは品種コードを数字としたが、英数字などの文字
を用いることもできる。
を用いることもできる。
さらにガードバー、プリフィックスキャラクタとチェッ
クキャラクタとを含むバーコードの縮小版で代用するこ
ともできる。
クキャラクタとを含むバーコードの縮小版で代用するこ
ともできる。
(発明の効果〕
半導体基板(ウェーハ)上に複数の異なる品種のチップ
を混在させて製造する方法として、その配列情報を特定
のチップに記録しておくことにより、ホストコンピュー
タの情報負荷を最小限に抑制して、ウェーハナッ1内の
チップ配列の自由度を確保することができる。
を混在させて製造する方法として、その配列情報を特定
のチップに記録しておくことにより、ホストコンピュー
タの情報負荷を最小限に抑制して、ウェーハナッ1内の
チップ配列の自由度を確保することができる。
第1図は本発明の一実施例の半導体基板《ウェーハ〉を
示す平面図、第2図はその中の配列情報記録チップを示
す平面図。 1・・・半導体基板(ウェーハ)、2・・・配列情報記
録チップ、3・・・配列情報記録チップ表示マーク、4
・・・品種コード。
示す平面図、第2図はその中の配列情報記録チップを示
す平面図。 1・・・半導体基板(ウェーハ)、2・・・配列情報記
録チップ、3・・・配列情報記録チップ表示マーク、4
・・・品種コード。
Claims (1)
- 半導体基板上に異なったチップが混在する半導体装置の
製造方法において、少なくとも1チップにチップの品種
コードを示す英数字または記号を記して、チップの配列
を記録することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194949A JPH0358407A (ja) | 1989-07-26 | 1989-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194949A JPH0358407A (ja) | 1989-07-26 | 1989-07-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358407A true JPH0358407A (ja) | 1991-03-13 |
Family
ID=16333009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194949A Pending JPH0358407A (ja) | 1989-07-26 | 1989-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358407A (ja) |
-
1989
- 1989-07-26 JP JP1194949A patent/JPH0358407A/ja active Pending
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