JPH0358426A - Ｔａｂ方式半導体装置 - Google Patents
Ｔａｂ方式半導体装置Info
- Publication number
- JPH0358426A JPH0358426A JP19495089A JP19495089A JPH0358426A JP H0358426 A JPH0358426 A JP H0358426A JP 19495089 A JP19495089 A JP 19495089A JP 19495089 A JP19495089 A JP 19495089A JP H0358426 A JPH0358426 A JP H0358426A
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- JP
- Japan
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- bump
- mounting
- rebonding
- semiconductor device
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000007547 defect Effects 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract 3
- 239000000523 sample Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＴＡＢ方式半導体装置に関し、特にボンディン
グ用のバンプの楕或に関する．〔従来の技術〕 従来のＴＡＢ方式半導体装置は、実質的に高さが同一の
バンブのみを有しているので、基板実装後不良が発生し
た場合、基板がら不良チップをはがすとバンプ上にリー
ドが残っており、再ボンディングが困難である．又リー
ドを取ろうとすると、バンプの変形、破壊を生じて再ボ
ンディングが難しい． 〔発明が解決しようとする課題〕 上述した従来の’Ｉ’ Ａ Ｂ方式半導体装置は、基板
実装後不良が発生した場合、基板からはがして解析を行
なう場合、半導体チップのバンプ部にリードが残ってお
り、又リードを取ると後にバンプの変形、破損が起り、
再ボンディングして不良解析を行なうことはきわめて困
難である．又上述と同じ理由のため半導体チップのバン
ブの形状、高さが不均一となり、ウエーハテスト時のよ
うにブローブカード、探針を用いてバンブにあたること
も難しい。
グ用のバンプの楕或に関する．〔従来の技術〕 従来のＴＡＢ方式半導体装置は、実質的に高さが同一の
バンブのみを有しているので、基板実装後不良が発生し
た場合、基板がら不良チップをはがすとバンプ上にリー
ドが残っており、再ボンディングが困難である．又リー
ドを取ろうとすると、バンプの変形、破壊を生じて再ボ
ンディングが難しい． 〔発明が解決しようとする課題〕 上述した従来の’Ｉ’ Ａ Ｂ方式半導体装置は、基板
実装後不良が発生した場合、基板からはがして解析を行
なう場合、半導体チップのバンプ部にリードが残ってお
り、又リードを取ると後にバンプの変形、破損が起り、
再ボンディングして不良解析を行なうことはきわめて困
難である．又上述と同じ理由のため半導体チップのバン
ブの形状、高さが不均一となり、ウエーハテスト時のよ
うにブローブカード、探針を用いてバンブにあたること
も難しい。
このように、従来のＴＡＢ方式半導体装置は、不良解析
に不便な構造を有している． 〔課題を解決するための手段〕 本発明のＴＡＢ方式半導体装置は、所定高さの第１のバ
ンブと、前記第１のバンプと電気的に接続され高さの実
質的に異なる第２のバンプとを有するというものである
。
に不便な構造を有している． 〔課題を解決するための手段〕 本発明のＴＡＢ方式半導体装置は、所定高さの第１のバ
ンブと、前記第１のバンプと電気的に接続され高さの実
質的に異なる第２のバンプとを有するというものである
。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例を示す平面図、第１図
（ｂ）は第１図（ａ）のＡ−Ａ線断面図である． １はＴＡＢテープ、２は半導体チップ、３は実装用リー
ド、４は実装用バンプ（第１のバンプ）、５は再ボンデ
ィング用バンプ（第２のバンブ）で第１のバンプ４より
高さが大きくなっている．６は配線層〈便宜上第１図（
ｂ）にのみ示す）であり、４，５の２つのバンブは電気
的に接続されている． 基板実装後不良が発生し、不良解析のため実装用リード
をはがそうとしてもその一部は半導体チップにひっつい
たまま残ったり、実装用リードを取ってもバンプが変形
してしまうために再ボンディングできない．そのため未
使用の再ボンディング用バンプ５に別のＴＡＢテープを
用いて再ボンディング用リードをボンディングすれば、
再びテープ状で不良解析、試験を容易に行なうことがで
きる。再ボンディングする場合、再ボンディング用バン
ブ５は基板実装用バンブ４よりも高いパンフ・であるた
め、基板実装に使われ残っているリードは再ボンディン
グのさまたげになることはない．又、再ボンディング処
理をしなくても、直接再ボンディング用バンブにブロー
ブカードや探針をウェーハテスト時のようにあてて、不
良解析、試験を行なうこともできる． 〔発明の効果〕 以上説明したように本発明は、高さの異なる２種類のパ
ッドを設けることにより、再ボンディングが可能となる
ので、基板実装後に発生したＴＡＢ方式集積回路の不良
解析を容易に行なうことができる効果がある．又、再ボ
ンディング用バンプに、直接ブローブカードや探針をあ
てて不良解析を行なうことができる効果もある。
（ｂ）は第１図（ａ）のＡ−Ａ線断面図である． １はＴＡＢテープ、２は半導体チップ、３は実装用リー
ド、４は実装用バンプ（第１のバンプ）、５は再ボンデ
ィング用バンプ（第２のバンブ）で第１のバンプ４より
高さが大きくなっている．６は配線層〈便宜上第１図（
ｂ）にのみ示す）であり、４，５の２つのバンブは電気
的に接続されている． 基板実装後不良が発生し、不良解析のため実装用リード
をはがそうとしてもその一部は半導体チップにひっつい
たまま残ったり、実装用リードを取ってもバンプが変形
してしまうために再ボンディングできない．そのため未
使用の再ボンディング用バンプ５に別のＴＡＢテープを
用いて再ボンディング用リードをボンディングすれば、
再びテープ状で不良解析、試験を容易に行なうことがで
きる。再ボンディングする場合、再ボンディング用バン
ブ５は基板実装用バンブ４よりも高いパンフ・であるた
め、基板実装に使われ残っているリードは再ボンディン
グのさまたげになることはない．又、再ボンディング処
理をしなくても、直接再ボンディング用バンブにブロー
ブカードや探針をウェーハテスト時のようにあてて、不
良解析、試験を行なうこともできる． 〔発明の効果〕 以上説明したように本発明は、高さの異なる２種類のパ
ッドを設けることにより、再ボンディングが可能となる
ので、基板実装後に発生したＴＡＢ方式集積回路の不良
解析を容易に行なうことができる効果がある．又、再ボ
ンディング用バンプに、直接ブローブカードや探針をあ
てて不良解析を行なうことができる効果もある。
第１図（ａ）は本発明の一実施例を示す平面図、第１図
（ｂ）は第１図（ａ）のＡ−Ａ＆！断面図である． １・・・ＴＡＢテープ、２・・・半導体チップ、３・・
・実装用リード、４・・・実装用バンブ、５・・・再ボ
ンデイング用バン１、６・・・配線層．
（ｂ）は第１図（ａ）のＡ−Ａ＆！断面図である． １・・・ＴＡＢテープ、２・・・半導体チップ、３・・
・実装用リード、４・・・実装用バンブ、５・・・再ボ
ンデイング用バン１、６・・・配線層．
Claims (1)
- 所定高さの第１のバンプと、前記第１のバンプと電気的
に接続され高さの実質的に異なる第２のバンプとを有す
ることを特徴とするＴＡＢ方式半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19495089A JPH0358426A (ja) | 1989-07-26 | 1989-07-26 | Ｔａｂ方式半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19495089A JPH0358426A (ja) | 1989-07-26 | 1989-07-26 | Ｔａｂ方式半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358426A true JPH0358426A (ja) | 1991-03-13 |
Family
ID=16333024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19495089A Pending JPH0358426A (ja) | 1989-07-26 | 1989-07-26 | Ｔａｂ方式半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358426A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0678552U (ja) * | 1992-01-31 | 1994-11-04 | 株式会社サンポウロック | 電気錠 |
| JPH08236585A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
-
1989
- 1989-07-26 JP JP19495089A patent/JPH0358426A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0678552U (ja) * | 1992-01-31 | 1994-11-04 | 株式会社サンポウロック | 電気錠 |
| JPH08236585A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
| US5965948A (en) * | 1995-02-28 | 1999-10-12 | Nec Corporation | Semiconductor device having doubled pads |
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