JPH0358546B2 - - Google Patents
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- Publication number
- JPH0358546B2 JPH0358546B2 JP59021811A JP2181184A JPH0358546B2 JP H0358546 B2 JPH0358546 B2 JP H0358546B2 JP 59021811 A JP59021811 A JP 59021811A JP 2181184 A JP2181184 A JP 2181184A JP H0358546 B2 JPH0358546 B2 JP H0358546B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- gate
- capacitance
- transistor
- input internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［技術分野］
本発明は、一般に、LSI半導体装置の不要素子
部を容量として利用する技術に関し、特に、マス
タスライス方式の半導体装置に適用して有効な技
術に関する。
部を容量として利用する技術に関し、特に、マス
タスライス方式の半導体装置に適用して有効な技
術に関する。
［背景技術］
LSI（大規模集積回路）半導体装置の内部ゲー
トのスイツチング速度を高速化するためには、第
１図に示すようにスピードアツプ容量を付加する
ことが考えられる。図において符号１は、スピー
ドアツプ容量を示し、スピードアツプ容量１は入
力ゲートトランジスタ２のエミツタ抵抗３に並列
に接続されている。入力ゲートトランジスタ２の
コレクタ抵抗４から得られる論理信号は、出力ト
ランジスタ５およびそのエミツタに接続された負
荷抵抗６を介して出力信号となつて取り出されて
いる。このような構成になるNTL（ノンスレツシ
ユホルド トランジスタ ロジツク）のスイツチ
ングスピードをある程度以上に高速化するために
は、スピードアツプ容量１が必要である。
トのスイツチング速度を高速化するためには、第
１図に示すようにスピードアツプ容量を付加する
ことが考えられる。図において符号１は、スピー
ドアツプ容量を示し、スピードアツプ容量１は入
力ゲートトランジスタ２のエミツタ抵抗３に並列
に接続されている。入力ゲートトランジスタ２の
コレクタ抵抗４から得られる論理信号は、出力ト
ランジスタ５およびそのエミツタに接続された負
荷抵抗６を介して出力信号となつて取り出されて
いる。このような構成になるNTL（ノンスレツシ
ユホルド トランジスタ ロジツク）のスイツチ
ングスピードをある程度以上に高速化するために
は、スピードアツプ容量１が必要である。
ところで、マスタスライス方式のLSI半導体装
置において、たとえば一例として２図に示すよう
な３入力内部ゲート７を４個有したLSI半導体装
置において、たとえば６入力内部ゲートを構成す
る場合には、２個の３入力内部ゲートから１個の
６入力内部ゲートを第３図の符号８で示すように
構成している。この場合、一方の３入力内部ゲー
トと、他方の３入力内部ゲートの３個の入力ゲー
トトランジスタ２とから６入力内部ゲートを構成
しているので、不要なトランジスタおよび抵抗を
形成している素子部が生じてしまう。
置において、たとえば一例として２図に示すよう
な３入力内部ゲート７を４個有したLSI半導体装
置において、たとえば６入力内部ゲートを構成す
る場合には、２個の３入力内部ゲートから１個の
６入力内部ゲートを第３図の符号８で示すように
構成している。この場合、一方の３入力内部ゲー
トと、他方の３入力内部ゲートの３個の入力ゲー
トトランジスタ２とから６入力内部ゲートを構成
しているので、不要なトランジスタおよび抵抗を
形成している素子部が生じてしまう。
また、前述したように高速化のためのスピード
アツプ容量１に小さな別個形成した接合容量素子
を使用したり、あるいは、内部ゲートをCML（カ
レント モード ロジツク）で構成するときに、
たとえば、特公昭53−11810号「トランジスタ論
理回路」で開示されているベース−エミツタ間接
合容量を使用したりしている。このため、内部ゲ
ートのチツプサイズの増大、あるいは、素子構造
工程の複雑さ等が生じるという欠点を有してい
た。
アツプ容量１に小さな別個形成した接合容量素子
を使用したり、あるいは、内部ゲートをCML（カ
レント モード ロジツク）で構成するときに、
たとえば、特公昭53−11810号「トランジスタ論
理回路」で開示されているベース−エミツタ間接
合容量を使用したりしている。このため、内部ゲ
ートのチツプサイズの増大、あるいは、素子構造
工程の複雑さ等が生じるという欠点を有してい
た。
［発明の目的］
従つて本発明の目的は、ともに整数ｎ、n′であ
らわされるn′個のｎ入力内部ゲートからn′×ｎ入
力内部ゲートを構成するのに必要な素子部以外の
不要素子部をも利用し、かつ、この不要素子部を
容量として利用した、素子面積を広げないで容量
が大きくできる容量付加半導体装置を提供するこ
とにある。
らわされるn′個のｎ入力内部ゲートからn′×ｎ入
力内部ゲートを構成するのに必要な素子部以外の
不要素子部をも利用し、かつ、この不要素子部を
容量として利用した、素子面積を広げないで容量
が大きくできる容量付加半導体装置を提供するこ
とにある。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
［発明の概要］
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、同一基板上に形成されたn′個のｎ入
力内部ゲートからn′×ｎ入力内部ゲートを構成す
るのに必要な素子部以外の接合容量を利用するこ
とにより、これを容量として付加することがで
き、かつ、素子面積を広げることなく大きな容量
を有する容量付加半導体装置を達成しうるもので
ある。
力内部ゲートからn′×ｎ入力内部ゲートを構成す
るのに必要な素子部以外の接合容量を利用するこ
とにより、これを容量として付加することがで
き、かつ、素子面積を広げることなく大きな容量
を有する容量付加半導体装置を達成しうるもので
ある。
［実施例］
以下本発明の一実施例を第４図から第６図を参
照して詳細に説明する。以下に説明する一実施例
は、本発明の容量付加半導体装置をNTL構成の
６入力内部ゲートに適用したものである。第４図
は入力内部ゲートのレイアウトの一例を示す図で
あり、第５図はこれと等価な６入力内部ゲート回
路図である。第４図と第５図を対応させながら６
入力内部ゲートの構成を説明する。符号９は半導
体基板であつて、たとえば、Ｐ型シリコン半導体
基板である。この半導体基板９上には、一例とし
て、２個の３入力内部ゲート１０（G1、G2）が
各々の素子領域内に形成されている。入力ゲート
トランジスタ１１が各々３個形成され、第５図に
示すように互いに並列に接続され、コレクタおよ
びエミツタが共通接続されている。この入力ゲー
トトランジスタ１１のベースは３入力内部ゲート
の各入力として用いられている。入力ゲートトラ
ンジスタ１１のコレクタにはコレクタ抵抗１２が
接続され、エミツタにはエミツタ抵抗１３が各々
接続されている。コレクタ抵抗１２およびエミツ
タ抵抗１３の一端には電圧VccおよびVEEが供給
されている。一方、入力ゲートトランジスタ１１
のエミツタと電圧Vccが供給される端子間には、
トランジスタ１４が接続されている。また、入力
ゲートトランジスタ１１のコレクタより出力信号
をとりだすための出力トランジスタ１５は、その
ベースが入力ゲートトランジスタ１１のコレクタ
に接続され、そのコレクタは電圧Vccが供給され
る端子に接続され、そのエミツタが負荷抵抗１６
に接続されている。負荷抵抗１６の一端には電圧
VTTが供給されている。
照して詳細に説明する。以下に説明する一実施例
は、本発明の容量付加半導体装置をNTL構成の
６入力内部ゲートに適用したものである。第４図
は入力内部ゲートのレイアウトの一例を示す図で
あり、第５図はこれと等価な６入力内部ゲート回
路図である。第４図と第５図を対応させながら６
入力内部ゲートの構成を説明する。符号９は半導
体基板であつて、たとえば、Ｐ型シリコン半導体
基板である。この半導体基板９上には、一例とし
て、２個の３入力内部ゲート１０（G1、G2）が
各々の素子領域内に形成されている。入力ゲート
トランジスタ１１が各々３個形成され、第５図に
示すように互いに並列に接続され、コレクタおよ
びエミツタが共通接続されている。この入力ゲー
トトランジスタ１１のベースは３入力内部ゲート
の各入力として用いられている。入力ゲートトラ
ンジスタ１１のコレクタにはコレクタ抵抗１２が
接続され、エミツタにはエミツタ抵抗１３が各々
接続されている。コレクタ抵抗１２およびエミツ
タ抵抗１３の一端には電圧VccおよびVEEが供給
されている。一方、入力ゲートトランジスタ１１
のエミツタと電圧Vccが供給される端子間には、
トランジスタ１４が接続されている。また、入力
ゲートトランジスタ１１のコレクタより出力信号
をとりだすための出力トランジスタ１５は、その
ベースが入力ゲートトランジスタ１１のコレクタ
に接続され、そのコレクタは電圧Vccが供給され
る端子に接続され、そのエミツタが負荷抵抗１６
に接続されている。負荷抵抗１６の一端には電圧
VTTが供給されている。
このような２個の３入力内部ゲート１０（G1、
G2）を利用して、NTL構成の６入力内部ゲート
をつくるためには、基本的には、一方（G2）の
３入力内部ゲート１０の３個の入力ゲートトラン
ジスタ１１を第５図の点線で示すように他方
（G1）の３入力内部ゲート１０の３個の入力ゲー
トトランジスタ１１に並列接続すればよい。そし
てこの場合、第５図において左側の３入力内部ゲ
ートG1のトランジスタ１４のベース電圧VEEの供
給される端子に接続して、トランジスタ１４のベ
ース−エミツタ接合容量をエミツタ抵抗１３に対
して並列接続している。
G2）を利用して、NTL構成の６入力内部ゲート
をつくるためには、基本的には、一方（G2）の
３入力内部ゲート１０の３個の入力ゲートトラン
ジスタ１１を第５図の点線で示すように他方
（G1）の３入力内部ゲート１０の３個の入力ゲー
トトランジスタ１１に並列接続すればよい。そし
てこの場合、第５図において左側の３入力内部ゲ
ートG1のトランジスタ１４のベース電圧VEEの供
給される端子に接続して、トランジスタ１４のベ
ース−エミツタ接合容量をエミツタ抵抗１３に対
して並列接続している。
ところで、第５図において右側の点線で囲まれ
た３入力内部ゲートG2の抵抗１２，１３，１６
およびトランジスタ１４，１５は以上のように構
成された６入力内部ゲートにおいてはその論理を
構成するためには使用されない部分、つまり不要
素子部となつている。本発明の容量付加半導体装
置によれば、これら不要素子部の接合容量を積極
的に利用しようとするものである。すなわち、第
５図で示すNTL構成の６入力内部ゲートにあつ
ては、これら接合容量を入力ゲートトランジスタ
１１のエミツタ抵抗１３の両端子間に並列に付加
し６入力内部ゲートのスピードアツプを素子面積
を増やすことなく行つている。たとえば、第５図
において右側に示されるゲートG2のトランジス
タ１４の接合容量を利用する場合を第６図を参照
して説明する。第６図において、符号９はＰ型シ
リコン半導体基板を示し、この半導体基板９上に
はN+型埋込み層１７、コレクタ領域であるＮ型
エピタキシヤル層１８、ベース領域であるＰ型拡
散層１９が形成されている。符号２０はフイール
ド酸化膜、符号２１は絶縁膜である。ベース領域
のＰ型拡散層１９上の絶縁膜２１は、トランジス
タ１４のエミツタを覆うためのものである。な
お、エミツタは形成していない。このような状態
でN+型埋込み層１７の一端と、ベース領域のＰ
型拡散層１９上にたとえばAlの電極２２を形成
している。そして、埋込み層１７の一端のAl電
極２２を左側のゲートG1の電圧VEEの供給される
端子に接続し、Ｐ型拡散層１９上のAl電極を左
側のゲートG1の入力ゲートトランジスタ１１の
エミツタに接続している。従つて、等価的に第５
図において左側のゲートG1のエミツタ抵抗１３
の両端子間に、ベースのＰ型拡散層１９とN+型
埋込み層１７との間の接合容量であるベース−コ
レクタ接合容量が付加されたこととなる。同様に
トランジスタ１５の場合も、N+型埋込み層と、
このN+型埋込み層内に拡散されたＰ型ベース層
との間の接合容量を利用することができる。
た３入力内部ゲートG2の抵抗１２，１３，１６
およびトランジスタ１４，１５は以上のように構
成された６入力内部ゲートにおいてはその論理を
構成するためには使用されない部分、つまり不要
素子部となつている。本発明の容量付加半導体装
置によれば、これら不要素子部の接合容量を積極
的に利用しようとするものである。すなわち、第
５図で示すNTL構成の６入力内部ゲートにあつ
ては、これら接合容量を入力ゲートトランジスタ
１１のエミツタ抵抗１３の両端子間に並列に付加
し６入力内部ゲートのスピードアツプを素子面積
を増やすことなく行つている。たとえば、第５図
において右側に示されるゲートG2のトランジス
タ１４の接合容量を利用する場合を第６図を参照
して説明する。第６図において、符号９はＰ型シ
リコン半導体基板を示し、この半導体基板９上に
はN+型埋込み層１７、コレクタ領域であるＮ型
エピタキシヤル層１８、ベース領域であるＰ型拡
散層１９が形成されている。符号２０はフイール
ド酸化膜、符号２１は絶縁膜である。ベース領域
のＰ型拡散層１９上の絶縁膜２１は、トランジス
タ１４のエミツタを覆うためのものである。な
お、エミツタは形成していない。このような状態
でN+型埋込み層１７の一端と、ベース領域のＰ
型拡散層１９上にたとえばAlの電極２２を形成
している。そして、埋込み層１７の一端のAl電
極２２を左側のゲートG1の電圧VEEの供給される
端子に接続し、Ｐ型拡散層１９上のAl電極を左
側のゲートG1の入力ゲートトランジスタ１１の
エミツタに接続している。従つて、等価的に第５
図において左側のゲートG1のエミツタ抵抗１３
の両端子間に、ベースのＰ型拡散層１９とN+型
埋込み層１７との間の接合容量であるベース−コ
レクタ接合容量が付加されたこととなる。同様に
トランジスタ１５の場合も、N+型埋込み層と、
このN+型埋込み層内に拡散されたＰ型ベース層
との間の接合容量を利用することができる。
不要素子部の接合容量を利用しているので、新
たな容量を形成することなく素子面積を縮小でき
るという効果が得られる。
たな容量を形成することなく素子面積を縮小でき
るという効果が得られる。
また、不要素子部の接合容量を内部入力ゲート
のスピードアツプ容量として利用できるので、内
部入力ゲートの高速化に寄与するという効果が得
られる。
のスピードアツプ容量として利用できるので、内
部入力ゲートの高速化に寄与するという効果が得
られる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、抵抗１２，１３，１６の場合
も、ベース領域１９と同時に形成された抵抗領域
とこれを囲むＮ型エピタキシヤル層との間のPN
接合容量を同様に用いることができる。他の素子
と電気的に絶縁分離された領域（N+型埋込み層
形成後に形成される領域）の間にできる容量を用
いるのが好ましい。また、使用する電位に対する
制限、他の素子への影響を考慮した上で不要素子
の他のPN接合を同様に用いることもできる。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、抵抗１２，１３，１６の場合
も、ベース領域１９と同時に形成された抵抗領域
とこれを囲むＮ型エピタキシヤル層との間のPN
接合容量を同様に用いることができる。他の素子
と電気的に絶縁分離された領域（N+型埋込み層
形成後に形成される領域）の間にできる容量を用
いるのが好ましい。また、使用する電位に対する
制限、他の素子への影響を考慮した上で不要素子
の他のPN接合を同様に用いることもできる。
［利用分野］
本発明はマスタスライスLSIに適用して最も効
果のあるものであるが、これに限らず、たとえ
ば、回路素子を規則正しくならべてLSIを設計す
るとき、不要素子部の接合容量を利用する本発明
を適用することができる。
果のあるものであるが、これに限らず、たとえ
ば、回路素子を規則正しくならべてLSIを設計す
るとき、不要素子部の接合容量を利用する本発明
を適用することができる。
第１図は、スピードアツプ容量を付加した
CMLの基本回路図、第２図は、４個の３入力内
部ゲートを示す図、第３図は、４個の３入力内部
ゲートより形成した２個の６入力内部ゲートを示
す図、第４図は、２個の３入力内部ゲートのレイ
アウトの一例を示す図、第５図は、本発明の容量
付加半導体装置を６入力内部ゲートNTLに適用
した一実施例の回路図、第６図は、不要素子部の
トランジスタのベース−コレクタ接合容量を利用
する場合の素子構造と電極とを示した図である。 １……スピードアツプ容量、２，１１……入力
ゲートトランジスタ、３，１３……エミツタ抵
抗、１７……N+型埋込み層、１８……Ｎ型エピ
タキシヤル層、１９……ベース領域のＰ型拡散
層。
CMLの基本回路図、第２図は、４個の３入力内
部ゲートを示す図、第３図は、４個の３入力内部
ゲートより形成した２個の６入力内部ゲートを示
す図、第４図は、２個の３入力内部ゲートのレイ
アウトの一例を示す図、第５図は、本発明の容量
付加半導体装置を６入力内部ゲートNTLに適用
した一実施例の回路図、第６図は、不要素子部の
トランジスタのベース−コレクタ接合容量を利用
する場合の素子構造と電極とを示した図である。 １……スピードアツプ容量、２，１１……入力
ゲートトランジスタ、３，１３……エミツタ抵
抗、１７……N+型埋込み層、１８……Ｎ型エピ
タキシヤル層、１９……ベース領域のＰ型拡散
層。
Claims (1)
- 【特許請求の範囲】 １ 同一半導体基板上に複数個形成したｎ入力ゲ
ートをn′個用いてn′×ｎ入力ゲートを形成する半
導体装置において、前記n′×ｎ入力ゲートを構成
するのに必要な素子部以外の不要素子部によつて
形成される接合容量を、前記n′×ｎ入力ゲートに
付加したことを特徴とする容量付加半導体装置。 ２ 前記不要素子部によつて形成される接合容量
が、埋込み層と、埋込み層と逆導電型の、トラン
ジスタおよび抵抗を形成する不純物半導体領域と
の間の接合容量であることを特徴とする特許請求
の範囲第１項記載の容量付加半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021811A JPS60167443A (ja) | 1984-02-10 | 1984-02-10 | 容量付加半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021811A JPS60167443A (ja) | 1984-02-10 | 1984-02-10 | 容量付加半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60167443A JPS60167443A (ja) | 1985-08-30 |
| JPH0358546B2 true JPH0358546B2 (ja) | 1991-09-05 |
Family
ID=12065437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59021811A Granted JPS60167443A (ja) | 1984-02-10 | 1984-02-10 | 容量付加半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167443A (ja) |
-
1984
- 1984-02-10 JP JP59021811A patent/JPS60167443A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60167443A (ja) | 1985-08-30 |
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