JPH0358621A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPH0358621A JPH0358621A JP1196303A JP19630389A JPH0358621A JP H0358621 A JPH0358621 A JP H0358621A JP 1196303 A JP1196303 A JP 1196303A JP 19630389 A JP19630389 A JP 19630389A JP H0358621 A JPH0358621 A JP H0358621A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- mos transistor
- transistor
- channel mos
- channel type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＭＯＳトランジスタで構威される入力バソフ
ァ回路に関するものである。
ァ回路に関するものである。
最近の半導体集積回路装置の発展は目覚ましく、その集
積回路装置のなかで、外部からの入力信号を集積回路装
置内に取り込むための入力ハノファ回路は、入力信号の
スイソチングレヘルなどの特性を決める重要な回路部で
ある。
積回路装置のなかで、外部からの入力信号を集積回路装
置内に取り込むための入力ハノファ回路は、入力信号の
スイソチングレヘルなどの特性を決める重要な回路部で
ある。
第２図は従来のこの種の入力バッファ回路の構或の一例
を示している。第２図において、Ｔ１は人力☆：１１了
、Ｔ２″は出力３：ｉｉ子、八゜は入力端了Ｔ？通して
入力される外部からの入力信号、Ｂ’ＬＪ出力端子Ｔ２
”を通して出力される入力ハノファ回路の出力信号であ
る。Ｑ１、゛ ないしＱ ， ． ’ はそれぞれＰチ
ャンネル型Ｍｏｓｔ−ランジスタ、ＱＩ１ないしＱＮ４
”はそれぞれＮチャンネル型ＭＯＳトランジスタである
。
を示している。第２図において、Ｔ１は人力☆：１１了
、Ｔ２″は出力３：ｉｉ子、八゜は入力端了Ｔ？通して
入力される外部からの入力信号、Ｂ’ＬＪ出力端子Ｔ２
”を通して出力される入力ハノファ回路の出力信号であ
る。Ｑ１、゛ ないしＱ ， ． ’ はそれぞれＰチ
ャンネル型Ｍｏｓｔ−ランジスタ、ＱＩ１ないしＱＮ４
”はそれぞれＮチャンネル型ＭＯＳトランジスタである
。
この第２図の入力バッファ回路は、相補型ＭＯＳトラン
ジスタを用いた否定回路を４段つないで構威している。
ジスタを用いた否定回路を４段つないで構威している。
つぎに、この人力バッファ回路の動作を説明する。最初
に、入力信号八゛が論理電圧“Ｉ］”から論理電圧“Ｌ
”になる場合を説明する。
に、入力信号八゛が論理電圧“Ｉ］”から論理電圧“Ｌ
”になる場合を説明する。
初期は、入力信号Ａ゛が論理電圧゛■｛”であるため、
Ｐヂャンネル型ＭＯＳトランジスタＱ，がオフ、Ｎチャ
ンネル型ＭＯＳトランジスタＱＮがオンである。したが
って、Ｐチャンネル型Ｍ○ＳトランジスタＱ，２’ が
オン、Ｎチャンネル型ＭＯＳトランジスタＱＮ■”がオ
フであり、Ｐチャンネル型ＭＯＳトランジスタＱＰ１’
がオフ、Ｎチャンネル型ＭＯＳトランジスタＱＮ・，
゛がオンであり、？）チャンネル型ＭＯＳトランジスタ
Ｑ．゛がオン、Ｎチャンネル型ＭＯＳトランジスタＱ。
Ｐヂャンネル型ＭＯＳトランジスタＱ，がオフ、Ｎチャ
ンネル型ＭＯＳトランジスタＱＮがオンである。したが
って、Ｐチャンネル型Ｍ○ＳトランジスタＱ，２’ が
オン、Ｎチャンネル型ＭＯＳトランジスタＱＮ■”がオ
フであり、Ｐチャンネル型ＭＯＳトランジスタＱＰ１’
がオフ、Ｎチャンネル型ＭＯＳトランジスタＱＮ・，
゛がオンであり、？）チャンネル型ＭＯＳトランジスタ
Ｑ．゛がオン、Ｎチャンネル型ＭＯＳトランジスタＱ。
４′がオフであり、出力信号Ｂ′は論理電圧”Ｈ”′で
ある。
ある。
入力信号八゛が論理電圧゛Ｉ−１”から論理電圧“Ｌ”
に遷移を始めると、Ｐチャンネル型ＭＯＳトランジスタ
Ｑ．゛がオン、Ｎチャンネル型ＭＯＳトランジスタＱＮ
１がオフとなる。したがって、Ｐチャンネル型ＭＯＳト
ランジスタＱ，２’ がオフ、Ｎチャンネル型ＭＯＳト
ランジスタＱ９■′がオンとなり、Ｐチャンネル型ＭＯ
ＳトランジスタＱｒ３がオン、Ｎチャンネル型ＭＯＳト
ランジスタＱＮ３がオフとなり、Ｐチャンネル型ＭＯＳ
トランジスタＱＰ４ がオフ、Ｎチャンネル型ＭＯＳ｝
ランジスクＱ．“がオンとなり、出力信号Ｂは論理電圧
“Ｌ”となる。
に遷移を始めると、Ｐチャンネル型ＭＯＳトランジスタ
Ｑ．゛がオン、Ｎチャンネル型ＭＯＳトランジスタＱＮ
１がオフとなる。したがって、Ｐチャンネル型ＭＯＳト
ランジスタＱ，２’ がオフ、Ｎチャンネル型ＭＯＳト
ランジスタＱ９■′がオンとなり、Ｐチャンネル型ＭＯ
ＳトランジスタＱｒ３がオン、Ｎチャンネル型ＭＯＳト
ランジスタＱＮ３がオフとなり、Ｐチャンネル型ＭＯＳ
トランジスタＱＰ４ がオフ、Ｎチャンネル型ＭＯＳ｝
ランジスクＱ．“がオンとなり、出力信号Ｂは論理電圧
“Ｌ”となる。
逆に、人力信号Ａ゛が論理電圧“Ｌ，”から論理電圧“
Ｈ”になるときは上記とちょうど逆の動作になる。
Ｈ”になるときは上記とちょうど逆の動作になる。
第２図の従来例のような相袖型ＭＯＳトランジスタを用
いた否定回路を偶数段つないだ人力ハッファ回路では、
入力信号Ａ゛が論理電圧“■｛”と論理電圧“Ｌ”との
中間レヘルであるときにおいては、入力信号Ａ゛が加え
られるＰチャンネル型ＭＯＳＩ−ランジスタＱ，，’
およびＮチャンネル型ＭＯＳトランジスタＱ．，’ が
ともにオン状態となり、この初段の否定回路の出力も中
間レベルとなり、ひいては最終の出力信号Ｂ゛ も論理
電圧“Ｉ］”および論理電圧“Ｌ”の何れか一方に定ま
りにくく、誤動作しやすい。
いた否定回路を偶数段つないだ人力ハッファ回路では、
入力信号Ａ゛が論理電圧“■｛”と論理電圧“Ｌ”との
中間レヘルであるときにおいては、入力信号Ａ゛が加え
られるＰチャンネル型ＭＯＳＩ−ランジスタＱ，，’
およびＮチャンネル型ＭＯＳトランジスタＱ．，’ が
ともにオン状態となり、この初段の否定回路の出力も中
間レベルとなり、ひいては最終の出力信号Ｂ゛ も論理
電圧“Ｉ］”および論理電圧“Ｌ”の何れか一方に定ま
りにくく、誤動作しやすい。
また、人力段のＰチャンネル型ＭＯＳトランジスタＱＰ
１およびＮチャンネル型ＭＯＳトランジスタＱＮｌ”が
ともにオン状態となるため、電源電圧ＶＤＩ１によって
Ｐチャンネル型ＭＯＳＩ−ランジスタＱ ，． ， ’
およびＮチャンネル型ＭＯＳＩ−ランジスクＱＮ，’
を大きな電流が貫通して流れることになり、これは消費
電力を増加させるとともに、電源電圧■，。の低下を招
くことになり、他の回路にも悪影響を及ぼすという問題
があった。
１およびＮチャンネル型ＭＯＳトランジスタＱＮｌ”が
ともにオン状態となるため、電源電圧ＶＤＩ１によって
Ｐチャンネル型ＭＯＳＩ−ランジスタＱ ，． ， ’
およびＮチャンネル型ＭＯＳＩ−ランジスクＱＮ，’
を大きな電流が貫通して流れることになり、これは消費
電力を増加させるとともに、電源電圧■，。の低下を招
くことになり、他の回路にも悪影響を及ぼすという問題
があった。
したがって、この発明の目的は、入力信号のレヘルがハ
イ，ローの論理電圧の中間レヘルにあっても出力信号の
論理電圧レベルを誤動作なく確定することができ、消費
電力を少なく抑えることができるとともに回路全体の動
作を安定させることができる入力バッファ回路を提供す
ることである。
イ，ローの論理電圧の中間レヘルにあっても出力信号の
論理電圧レベルを誤動作なく確定することができ、消費
電力を少なく抑えることができるとともに回路全体の動
作を安定させることができる入力バッファ回路を提供す
ることである。
この発明の人力バッファ回路は、第１のＰチャンネル型
ＭＯＳトランジスタのドレインと第２のＰチャンネル型
ＭＯＳトランジスタのソースとを接続し、第ｌのＰチャ
ンネル型ＭＯＳトランジスタに第３の丁）チャンネル型
ＭＯＳＩ−ランジスタを並列に接続し、第１のＮチャン
ネル型ＭＯＳトランジスタのドレインと第２のＮチャン
ネル型ＭＯＳトランジスタのソースとを接続し、第１の
Ｎチャンネル型ＭＯＳトランジスタに第３のＮチャンネ
ル型ＭＯＳトランジスタを並列に接続し、第２のＰチャ
ンネル型ＭＯＳトランジスタのドレインと第２のＮチャ
ンネル型ＭＯＳトランジスタのドレインとを接続し、第
１および第２のＰチャンネル型ＭＯＳトランジスタなら
びに第１および第２のＮチャンネル型ＭＯＳＩ−ランジ
スタの共通接続したゲー１・に人力端子を接続し７、第
２のＰチャンネル型ＭＯＳトランジスタおよび第２のＮ
チャンネル型ＭＯＳトランジスタの共通接続したドＩメ
インに偶数段の否定回路の入力端子を接続し、この偶数
段の否定回路の出力端子を第３のＰチャンネル型ＭＯＳ
トランジスタおよび第３のＮチャンネル型ＭＯＳトラン
ジスタのケー１・に帰還接続した構成にしている。
ＭＯＳトランジスタのドレインと第２のＰチャンネル型
ＭＯＳトランジスタのソースとを接続し、第ｌのＰチャ
ンネル型ＭＯＳトランジスタに第３の丁）チャンネル型
ＭＯＳＩ−ランジスタを並列に接続し、第１のＮチャン
ネル型ＭＯＳトランジスタのドレインと第２のＮチャン
ネル型ＭＯＳトランジスタのソースとを接続し、第１の
Ｎチャンネル型ＭＯＳトランジスタに第３のＮチャンネ
ル型ＭＯＳトランジスタを並列に接続し、第２のＰチャ
ンネル型ＭＯＳトランジスタのドレインと第２のＮチャ
ンネル型ＭＯＳトランジスタのドレインとを接続し、第
１および第２のＰチャンネル型ＭＯＳトランジスタなら
びに第１および第２のＮチャンネル型ＭＯＳＩ−ランジ
スタの共通接続したゲー１・に人力端子を接続し７、第
２のＰチャンネル型ＭＯＳトランジスタおよび第２のＮ
チャンネル型ＭＯＳトランジスタの共通接続したドＩメ
インに偶数段の否定回路の入力端子を接続し、この偶数
段の否定回路の出力端子を第３のＰチャンネル型ＭＯＳ
トランジスタおよび第３のＮチャンネル型ＭＯＳトラン
ジスタのケー１・に帰還接続した構成にしている。
この発明の構威によれば、第３の丁）チャンネル型ＭＯ
ＳＩ〜ランジスタおよび第３のＮチャンネル型ＭＯＳト
ランジスタに入力信号とは逆相の信号を偶数段の否定回
路を通し時間的に遅延させて帰還するので、初段の否定
回路において、人力信号の状態遷移に伴う第１および第
２のＰチャンネル型ＭＯＳトランジスタならびに第１お
よび第２のＮチャンネル型ＭＯＳＩ−ランジスタの状ｆ
ｍ ｒ’Ａ移に比べて第３のＰチャンネル型ＭＯＳトラ
ンジスタおよび第３のＮチャンネル型ＭＯＳトランジス
タの状態遷移が遅れることになる。
ＳＩ〜ランジスタおよび第３のＮチャンネル型ＭＯＳト
ランジスタに入力信号とは逆相の信号を偶数段の否定回
路を通し時間的に遅延させて帰還するので、初段の否定
回路において、人力信号の状態遷移に伴う第１および第
２のＰチャンネル型ＭＯＳトランジスタならびに第１お
よび第２のＮチャンネル型ＭＯＳＩ−ランジスタの状ｆ
ｍ ｒ’Ａ移に比べて第３のＰチャンネル型ＭＯＳトラ
ンジスタおよび第３のＮチャンネル型ＭＯＳトランジス
タの状態遷移が遅れることになる。
この結果、入力信号の状態遷移によって、例えば第１お
よび第２のＰチャンネル型ＭＯＳＩ−ランジスタの直列
回路がオフからオンに状態遷移する場合に、それ以前に
第３のＰチャンネル型ＭＯＳ１・ランジスタが先にオン
となっている。一方、第１および第２のＮチャンネル型
ＭＯＳトランジスタの直列回路がオンからオフに状態遷
移する場合に、それ以前に第３のＮチャンネル型ＭＯＳ
＋−ランジスクが先にオフになっている。このため、人
力信号が状態遷移するときに、初段の否定回路のＰチャ
ンネル例の動作とＮチャンネル側の動作とが不均衡にな
る。Ｐチャンネル側およびＮチ中ン不ル側のしきい値は
ともに、ハイ，ローの中間レベルよりも高い値となる。
よび第２のＰチャンネル型ＭＯＳＩ−ランジスタの直列
回路がオフからオンに状態遷移する場合に、それ以前に
第３のＰチャンネル型ＭＯＳ１・ランジスタが先にオン
となっている。一方、第１および第２のＮチャンネル型
ＭＯＳトランジスタの直列回路がオンからオフに状態遷
移する場合に、それ以前に第３のＮチャンネル型ＭＯＳ
＋−ランジスクが先にオフになっている。このため、人
力信号が状態遷移するときに、初段の否定回路のＰチャ
ンネル例の動作とＮチャンネル側の動作とが不均衡にな
る。Ｐチャンネル側およびＮチ中ン不ル側のしきい値は
ともに、ハイ，ローの中間レベルよりも高い値となる。
したがって、人力信号のレベルがハイ，ローの論理電圧
の中間レー・ル時には、第２の１）チャンネル型ＭＯＳ
トランジスタおよび第２のＮチャンネル型ＭＯＳトラン
ジスタの共通トレインは論理電圧“Ｉ１”に確定され、
出力信号の論理電圧レベル？誤動作なく確定することが
できる。また、入力信号の状態遷移時において、初段の
否定回路のＰチャンネル側の動作とＮチャンネル側の動
作とが不均衡となることから遷移時間も短くすることが
でき、消費電力を少なく抑えることができるとともに、
電源電圧の低下も少なく回路全体の動作を安定させるこ
とができる。
の中間レー・ル時には、第２の１）チャンネル型ＭＯＳ
トランジスタおよび第２のＮチャンネル型ＭＯＳトラン
ジスタの共通トレインは論理電圧“Ｉ１”に確定され、
出力信号の論理電圧レベル？誤動作なく確定することが
できる。また、入力信号の状態遷移時において、初段の
否定回路のＰチャンネル側の動作とＮチャンネル側の動
作とが不均衡となることから遷移時間も短くすることが
でき、消費電力を少なく抑えることができるとともに、
電源電圧の低下も少なく回路全体の動作を安定させるこ
とができる。
以下、この発明の実施例を図面を参照しながら説明する
。
。
第１図にこの発明の一実施例の入力バッファ回路の回路
図を示す。
図を示す。
この第１図の人力バッファ回路は、１）チャンネル型Ｍ
ＯＳトランジスタＱ ．＋ Ｑ Ｐ ，） Ｑ Ｐ
Ｓ ． Ｑ ｐ ｂＱｒ．４の各ソースに電源電圧Ｖ
ｏｎを加えるとともに、Ｎチャンネル型ＭＯＳトランジ
スタＱ．，，ＱＮ．Ｑ Ｎ Ｓ ， Ｑ Ｎ ＋．
． Ｑ■の各ソースを接地している。また、Ｐチャン
ネル型ＭＯＳ＋−ランシスクＱ．のトレインとＰチャン
ネル型ＭＯＳ＋・ランシスタＱ，２のソースとＰチャン
ネル型ＭＯＳＩ・ランジスタ？Ｐ３のドレインとを接続
し、Ｎチャンネル型ＭＯ８１・ランジスタＱＮ．のドレ
インとＮチャンネル型ＭＯＳトランジスタＱＮ２のソー
スとＮチャンネル型ＭＯＳＩ−ランジスタＱＮ：ｌの１
・レインとを接続し、Ｐチャンネル型ＭＯＳＩ−ランジ
スタＱｒ２のトレインとＮチャンネル型ＭＯＳトランジ
スタＱＮ■のドレインとを接続している。以上のＰチャ
ンネル型ＭＯＳＩ−ランジスタＱ．〜Ｑ，３およびＮチ
ャンネル型ＭＯＳＩ−ランジスクＱ，＋１〜Ｑ，，１は
初段の否定回路を構或する。
ＯＳトランジスタＱ ．＋ Ｑ Ｐ ，） Ｑ Ｐ
Ｓ ． Ｑ ｐ ｂＱｒ．４の各ソースに電源電圧Ｖ
ｏｎを加えるとともに、Ｎチャンネル型ＭＯＳトランジ
スタＱ．，，ＱＮ．Ｑ Ｎ Ｓ ， Ｑ Ｎ ＋．
． Ｑ■の各ソースを接地している。また、Ｐチャン
ネル型ＭＯＳ＋−ランシスクＱ．のトレインとＰチャン
ネル型ＭＯＳ＋・ランシスタＱ，２のソースとＰチャン
ネル型ＭＯＳＩ・ランジスタ？Ｐ３のドレインとを接続
し、Ｎチャンネル型ＭＯ８１・ランジスタＱＮ．のドレ
インとＮチャンネル型ＭＯＳトランジスタＱＮ２のソー
スとＮチャンネル型ＭＯＳＩ−ランジスタＱＮ：ｌの１
・レインとを接続し、Ｐチャンネル型ＭＯＳＩ−ランジ
スタＱｒ２のトレインとＮチャンネル型ＭＯＳトランジ
スタＱＮ■のドレインとを接続している。以上のＰチャ
ンネル型ＭＯＳＩ−ランジスタＱ．〜Ｑ，３およびＮチ
ャンネル型ＭＯＳＩ−ランジスクＱ，＋１〜Ｑ，，１は
初段の否定回路を構或する。
また、Ｐチャンネル型ＭＯＳトランジスタＱ，Ｑ，■な
らびにＮチャンネル型Ｍ Ｏ Ｓ トランジスタＱ ＋
１ １ ． Ｑ Ｎ■の共通接続したゲートに人力端
子′１゛を接続している。
らびにＮチャンネル型Ｍ Ｏ Ｓ トランジスタＱ ＋
１ １ ． Ｑ Ｎ■の共通接続したゲートに人力端
子′１゛を接続している。
また、Ｐチャンネル型ＭＯＳＩ−ランジスタＱＰＺおよ
びＮチャンネル型ＭＯＳＩ−ランジスタＱＮ，の共通接
続したドレインに偶数段、例えば２段の否定回路の入力
端子を接続し、この２段の否定回路の出力端子をＰチャ
ンネル型ＭＯＳトランジスタＱ１．，およびＮチャンネ
ル型ＭＯＳＩ−ランジスタＱＮ３のゲートに帰還接続し
ている。
びＮチャンネル型ＭＯＳＩ−ランジスタＱＮ，の共通接
続したドレインに偶数段、例えば２段の否定回路の入力
端子を接続し、この２段の否定回路の出力端子をＰチャ
ンネル型ＭＯＳトランジスタＱ１．，およびＮチャンネ
ル型ＭＯＳＩ−ランジスタＱＮ３のゲートに帰還接続し
ている。
」二記２段の否定回路は、第１段（入カバッファ回路の
全体から見れば第２段となる）はＰチャンネル型ＭＯＳ
トランジスタＱ，５およびＮチャンネル型ＭＯＳトラン
ジスタＱ１ｌ，で構或され、第２段（人力バッファ回路
の全体から見れば第３段となる）はＰチャンネル型ＭＯ
Ｓ＋−ランジスクＱ，，およびＮチャンネル型ＭＯＳＩ
−ランジスタＱＮ，で構或されている。そして、Ｐチャ
ンネル型ＭＯＳトランジスタＱＰ２およびＮチャンネル
型ＭＯＳＩ・ランジスタＱＮ２の共通接続したトレイン
にＰヂャンネル型ＭＯＳ＋・ランジスタＱ１．，および
Ｎチャンネル型ＭＯＳＩ−ランジスタＱＮ５の共通接続
したゲートが接続され、Ｐチャンネル型ＭＯＳ｝ランシ
スクＱＰ５およびＮチャンネル型ＭＯＳトランジスタＱ
Ｎ５の共通接続した１・レインにＰチャンネル型ＭＯＳ
トランジスタＱ，６およびＮチャンネル型Ｍ○Ｓトラン
ジスタＱＮ６の共通接続したゲー１・が接続され、Ｐチ
ャンネル型ＭＯＳトランジスタＱ ，．６およびＮチャ
ンネル型ＭＯＳＩ−ランジスタＱｌｌ６の共１１ 通接続したドレインが前記したようにＰチャンネル型Ｍ
ｏｓ＋・ランジスタＱ１・３およびＮチャンイル型ＭＯ
Ｓ＋・ランジスタＱＮ３のゲー１・に帰還接続される。
全体から見れば第２段となる）はＰチャンネル型ＭＯＳ
トランジスタＱ，５およびＮチャンネル型ＭＯＳトラン
ジスタＱ１ｌ，で構或され、第２段（人力バッファ回路
の全体から見れば第３段となる）はＰチャンネル型ＭＯ
Ｓ＋−ランジスクＱ，，およびＮチャンネル型ＭＯＳＩ
−ランジスタＱＮ，で構或されている。そして、Ｐチャ
ンネル型ＭＯＳトランジスタＱＰ２およびＮチャンネル
型ＭＯＳＩ・ランジスタＱＮ２の共通接続したトレイン
にＰヂャンネル型ＭＯＳ＋・ランジスタＱ１．，および
Ｎチャンネル型ＭＯＳＩ−ランジスタＱＮ５の共通接続
したゲートが接続され、Ｐチャンネル型ＭＯＳ｝ランシ
スクＱＰ５およびＮチャンネル型ＭＯＳトランジスタＱ
Ｎ５の共通接続した１・レインにＰチャンネル型ＭＯＳ
トランジスタＱ，６およびＮチャンネル型Ｍ○Ｓトラン
ジスタＱＮ６の共通接続したゲー１・が接続され、Ｐチ
ャンネル型ＭＯＳトランジスタＱ ，．６およびＮチャ
ンネル型ＭＯＳＩ−ランジスタＱｌｌ６の共１１ 通接続したドレインが前記したようにＰチャンネル型Ｍ
ｏｓ＋・ランジスタＱ１・３およびＮチャンイル型ＭＯ
Ｓ＋・ランジスタＱＮ３のゲー１・に帰還接続される。
なお、２段の否定回路の出力端子は、もう１段（入カハ
ノファ回路の全体から見れば第４段となる〉の否定回路
の人力端子に接続され、このもう１段の否定回路の出力
端子に入力ハノファ回路の出力端子Ｂが接続される。こ
の場合、もう１段の否定回路は、Ｐチャンネル型ＭＯＳ
トランジスタＱＰ４およびＮチャンネル型ＭＯＳトラン
ジスタＱ）１４からなり、その共通接続したゲー１・が
Ｐチャンネル型ＭＯＳトランジスタＱ，６およびＮチャ
ンネル型ＭＯＳ｝ランジスクＱＮ６の共通接続したｌ・
レインに接続され、また共通接続したドレインに出力端
子Ｂを接続している。
ノファ回路の全体から見れば第４段となる〉の否定回路
の人力端子に接続され、このもう１段の否定回路の出力
端子に入力ハノファ回路の出力端子Ｂが接続される。こ
の場合、もう１段の否定回路は、Ｐチャンネル型ＭＯＳ
トランジスタＱＰ４およびＮチャンネル型ＭＯＳトラン
ジスタＱ）１４からなり、その共通接続したゲー１・が
Ｐチャンネル型ＭＯＳトランジスタＱ，６およびＮチャ
ンネル型ＭＯＳ｝ランジスクＱＮ６の共通接続したｌ・
レインに接続され、また共通接続したドレインに出力端
子Ｂを接続している。
つぎに、この人力ハノファ回路の動作を説明する。最初
に、人力信号Ａが論理電圧“Ｈ”から論理電圧゜“Ｉ、
”になる場合を説明する。
に、人力信号Ａが論理電圧“Ｈ”から論理電圧゜“Ｉ、
”になる場合を説明する。
初期は、人力信号Ａが論理電圧“Ｈ”であるた１２
？、Ｐチャンネル型ＭＯＳトランジスタＱ，Ｑ，，２が
オフ、Ｐヂャンネル型ＭＯＳトランジスタＱ，３がオン
、Ｎチャンネル型ＭＯＳトランジスタＱＮＩ， ＱＮ
■がオン、Ｎチャンネル型ＭＯＳＩ・ランジスタＱＮ３
がオフである。したがって、Ｐチャンネル型ＭＯＳ＋−
ランジスクＱ．．Ｓがオン、Ｎチャンネル型ＭＯＳトラ
ンジスタＱＮ，がオフであり、Ｐチャンネル型ＭＯＳト
ランジスタＱ，６がオフ、Ｎチャンネル型ＭＯＳトラン
ジスタＱＨわがオンであり、Ｐチャンネル型ＭＯＳトラ
ンジスタＱ．がオン、Ｎチャンネル型ＭＯＳＩ−ランジ
スタＱＮ４がオフであり、出力信号Ｂは論理電圧” Ｈ
”である。
オフ、Ｐヂャンネル型ＭＯＳトランジスタＱ，３がオン
、Ｎチャンネル型ＭＯＳトランジスタＱＮＩ， ＱＮ
■がオン、Ｎチャンネル型ＭＯＳＩ・ランジスタＱＮ３
がオフである。したがって、Ｐチャンネル型ＭＯＳ＋−
ランジスクＱ．．Ｓがオン、Ｎチャンネル型ＭＯＳトラ
ンジスタＱＮ，がオフであり、Ｐチャンネル型ＭＯＳト
ランジスタＱ，６がオフ、Ｎチャンネル型ＭＯＳトラン
ジスタＱＨわがオンであり、Ｐチャンネル型ＭＯＳトラ
ンジスタＱ．がオン、Ｎチャンネル型ＭＯＳＩ−ランジ
スタＱＮ４がオフであり、出力信号Ｂは論理電圧” Ｈ
”である。
人力信号八が論理電圧“■１′゛から論理電圧“Ｌ”に
遷移を始めると、Ｐチャンネル型ＭＯＳトランジスタＱ
Ｐｌ，ＱＰ２がオン、Ｎチャンネル型ＭＯＳトランジス
タＱＮＩ． ＱＮ■がオフになる。このとき、Ｐチャ
ンネル型ＭＯＳトランジスタＱ，．，Ｑ．．のゲートへ
の帰還信号（人力信号八とは逆相になる）が入力信号Ａ
よりもの偶数段の否定回路を通ることによる遅れによっ
て、入力信号Ａが論理電圧？“Ｈ”から論理電圧“”
Ｌ ”に遷移を始めた直後は、■）チャンネルの方は、
Ｐチャンネル型ＭＯＳトランジスタＱ■，Ｑ，３が並列
で動作するが、Ｎチャンネルの方は、Ｎチャンネル型Ｍ
ＯＳＩ−ランジスクＱＮ，がオフで、Ｎチャンネル型Ｍ
ＯＳトランジスタＱＮＩが単独で動作するので、Ｐチャ
ンネル側の動作とＮチャンネル側の動作とが不均衡とな
る。
遷移を始めると、Ｐチャンネル型ＭＯＳトランジスタＱ
Ｐｌ，ＱＰ２がオン、Ｎチャンネル型ＭＯＳトランジス
タＱＮＩ． ＱＮ■がオフになる。このとき、Ｐチャ
ンネル型ＭＯＳトランジスタＱ，．，Ｑ．．のゲートへ
の帰還信号（人力信号八とは逆相になる）が入力信号Ａ
よりもの偶数段の否定回路を通ることによる遅れによっ
て、入力信号Ａが論理電圧？“Ｈ”から論理電圧“”
Ｌ ”に遷移を始めた直後は、■）チャンネルの方は、
Ｐチャンネル型ＭＯＳトランジスタＱ■，Ｑ，３が並列
で動作するが、Ｎチャンネルの方は、Ｎチャンネル型Ｍ
ＯＳＩ−ランジスクＱＮ，がオフで、Ｎチャンネル型Ｍ
ＯＳトランジスタＱＮＩが単独で動作するので、Ｐチャ
ンネル側の動作とＮチャンネル側の動作とが不均衡とな
る。
したがって、Ｐチャンネル型ＭＯＳトランジスタＱ，２
およびＮチャンネル型ＭＯＳＩ−ランジスタＱＮ２の共
通のトレインは、速やかに論理電圧“Ｈ”の状態となり
、入力信号八のレヘルがハイ，ローの中間レヘル時には
、既に論理電圧″Ｈ″に確定されている。このため、各
段の否定回路の出力電位の遷移時間が短く、電源電圧Ｖ
ＤＤによってＰチャンネル型ＭＯＳトランジスタＱ．〜
Ｑ，６およびＮチャンネル型ＭＯＳＩ−ランジスタＱ■
〜ＱＮ６を直列に貫通して流れる電流を少なく抑えられ
る。
およびＮチャンネル型ＭＯＳＩ−ランジスタＱＮ２の共
通のトレインは、速やかに論理電圧“Ｈ”の状態となり
、入力信号八のレヘルがハイ，ローの中間レヘル時には
、既に論理電圧″Ｈ″に確定されている。このため、各
段の否定回路の出力電位の遷移時間が短く、電源電圧Ｖ
ＤＤによってＰチャンネル型ＭＯＳトランジスタＱ．〜
Ｑ，６およびＮチャンネル型ＭＯＳＩ−ランジスタＱ■
〜ＱＮ６を直列に貫通して流れる電流を少なく抑えられ
る。
そして、Ｐチャンネル型ＭＯＳトランジスタＱＰ２およ
びＮチャンネル型ＭＯＳトランジスタＱ８■の共通のド
レインが論理電圧“■４”になると、Ｐチャンネル型Ｍ
ＯＳ｝ランシスタＱ．．，，およびＮチャンネル型ＭＯ
Ｓ＋一ランジスタＱＮ５の共通の１・レインが論理電圧
“Ｉ、”となり、■）チャンネル型ＭＯＳＩ〜ランジス
タＱ ｒ ｌ．およびＮチャンネル型ＭＯ８１・ランジ
スタＱ ＋＋ ｂの共通のトレインが論理電｝王“Ｈ”
となる。したがって、Ｐチャンネノレ型ＭＯＳトランジ
スタＱ．およびＮチャンネル型ＭＯＳ Ｉ−ランジスク
ＱＮ４の共通のドレインが論理電圧“■，゛となり、出
力信号Ｂが論理電圧“Ｌ ”となる。そして、これによ
って入力信号Ａの状態遷移より少し遅れてＰチャンネル
型ＭＯＳ＋−ランシスタＱ，３がオフ、Ｎチャンネル型
ＭＯＳＬランジスタＱＮ３がオンとなる。
びＮチャンネル型ＭＯＳトランジスタＱ８■の共通のド
レインが論理電圧“■４”になると、Ｐチャンネル型Ｍ
ＯＳ｝ランシスタＱ．．，，およびＮチャンネル型ＭＯ
Ｓ＋一ランジスタＱＮ５の共通の１・レインが論理電圧
“Ｉ、”となり、■）チャンネル型ＭＯＳＩ〜ランジス
タＱ ｒ ｌ．およびＮチャンネル型ＭＯ８１・ランジ
スタＱ ＋＋ ｂの共通のトレインが論理電｝王“Ｈ”
となる。したがって、Ｐチャンネノレ型ＭＯＳトランジ
スタＱ．およびＮチャンネル型ＭＯＳ Ｉ−ランジスク
ＱＮ４の共通のドレインが論理電圧“■，゛となり、出
力信号Ｂが論理電圧“Ｌ ”となる。そして、これによ
って入力信号Ａの状態遷移より少し遅れてＰチャンネル
型ＭＯＳ＋−ランシスタＱ，３がオフ、Ｎチャンネル型
ＭＯＳＬランジスタＱＮ３がオンとなる。
逆に、入力信号八が論理電圧“Ｌ”から論理電圧“’Ｉ
１”になるときは、上記とちょうど逆の動作をする。
１”になるときは、上記とちょうど逆の動作をする。
この発明の人力バッファ回路によれば、初段の否定回路
を、第１および第２のＰチャンネル型ＭＯＳトランジス
タならびに第１および第２のＮチ１５ ャン不ル型ＭＯＳトランジスタを直列に接続し、第１の
Ｐチャンネル型ＭＯＳ＋一ランジスタに第３のＰチャン
ネル型ＭＯＳ＋一ランジスタを並列接続するとともに、
第ｌのＮチャンネル型ＭＯＳＩ−ランジスタに第３のＮ
チャンネル型ＭＯＳＩ・ランジスタを並列接続して構威
し、第１および第２の１）チャンネル型ＭＯＳトランジ
スタならびに第１および第２のＮチャンネル型ＭＯＳト
ランジスタのゲートに入力信号を共通に供給するととも
に、第３のＰチャンネル型ＭＯＳトランジスタおよび第
３のＮチャンネル型ＭＯＳＩ−ランジスクのゲーＩ・に
初段の否定回路の出力信号を偶数段の否定回路を介し時
間的に遅らせて帰還する構或であるため、人力信号の状
態遷移時に初段の否定回路のＰチャンネル側の動作とＮ
チャンネル側の動作とが不均衡になり、人力信号のレヘ
ルがハイ．ローの論理電圧の中間レヘルにあっても出力
信号の論理電圧レヘルを誤動作なく確定することかでき
る。また、入力信Ｂの状態遷移時において、初段の否定
回路の１）チャンネル側の動作とＮチャンネル側の動作
ＩＯ とが不均衡になるから遷移時間も短くすることができ、
消費電力を少なく抑えることができるとともに、電源電
圧の低下も少なく回路全体の動作を安定さゼることかで
きる。
を、第１および第２のＰチャンネル型ＭＯＳトランジス
タならびに第１および第２のＮチ１５ ャン不ル型ＭＯＳトランジスタを直列に接続し、第１の
Ｐチャンネル型ＭＯＳ＋一ランジスタに第３のＰチャン
ネル型ＭＯＳ＋一ランジスタを並列接続するとともに、
第ｌのＮチャンネル型ＭＯＳＩ−ランジスタに第３のＮ
チャンネル型ＭＯＳＩ・ランジスタを並列接続して構威
し、第１および第２の１）チャンネル型ＭＯＳトランジ
スタならびに第１および第２のＮチャンネル型ＭＯＳト
ランジスタのゲートに入力信号を共通に供給するととも
に、第３のＰチャンネル型ＭＯＳトランジスタおよび第
３のＮチャンネル型ＭＯＳＩ−ランジスクのゲーＩ・に
初段の否定回路の出力信号を偶数段の否定回路を介し時
間的に遅らせて帰還する構或であるため、人力信号の状
態遷移時に初段の否定回路のＰチャンネル側の動作とＮ
チャンネル側の動作とが不均衡になり、人力信号のレヘ
ルがハイ．ローの論理電圧の中間レヘルにあっても出力
信号の論理電圧レヘルを誤動作なく確定することかでき
る。また、入力信Ｂの状態遷移時において、初段の否定
回路の１）チャンネル側の動作とＮチャンネル側の動作
ＩＯ とが不均衡になるから遷移時間も短くすることができ、
消費電力を少なく抑えることができるとともに、電源電
圧の低下も少なく回路全体の動作を安定さゼることかで
きる。
第１図はこの発明の−実施例の入力バッファ同路の構或
を示す回路図、第２図は従来の人カハ・ソファ回路の一
例の構戒を示す回路図である。 Ａ・・・入力信号、Ｂ・・・出力イΔ号、′Ｆ，・・・
人力端子、Ｔ２・・・出力端子、Ｑ．〜Ｑ，６・・・Ｐ
チャンネル型ＭＯＳ］・ランジスタ、Ｑ．〜ＱＮ６・・
・Ｎチャンネル型ＭＯＳトランジスタ ＴＩ Ｔ２ Ｃ’ｐ＋一〇Ｐ６ ＱＮＩ一〇Ｎ６ −−一人力端テ 一山７）力昂子 −−−Ｐう−ヤン午ル型ＭＯＳトランシスター−−Ｎ→
−ヤン卒ル”ＭＯＳ ｌ−ランジ゛スタ第 ２ 図
を示す回路図、第２図は従来の人カハ・ソファ回路の一
例の構戒を示す回路図である。 Ａ・・・入力信号、Ｂ・・・出力イΔ号、′Ｆ，・・・
人力端子、Ｔ２・・・出力端子、Ｑ．〜Ｑ，６・・・Ｐ
チャンネル型ＭＯＳ］・ランジスタ、Ｑ．〜ＱＮ６・・
・Ｎチャンネル型ＭＯＳトランジスタ ＴＩ Ｔ２ Ｃ’ｐ＋一〇Ｐ６ ＱＮＩ一〇Ｎ６ −−一人力端テ 一山７）力昂子 −−−Ｐう−ヤン午ル型ＭＯＳトランシスター−−Ｎ→
−ヤン卒ル”ＭＯＳ ｌ−ランジ゛スタ第 ２ 図
Claims (1)
- 第１のＰチャンネル型ＭＯＳトランジスタのドレインと
第２のＰチャンネル型ＭＯＳトランジスタのソースとを
接続し、前記第１のＰチャンネル型ＭＯＳトランジスタ
に第３のＰチャンネル型ＭＯＳトランジスタを並列に接
続し、第１のＮチャンネル型ＭＯＳトランジスタのドレ
インと第２のＮチャンネル型ＭＯＳトランジスタのソー
スとを接続し、前記第１のＮチャンネル型ＭＯＳトラン
ジスタに第３のＮチャンネル型ＭＯＳトランジスタを並
列に接続し、前記第２のＰチャンネル型ＭＯＳトランジ
スタのドレインと前記第２のＮチャンネル型ＭＯＳトラ
ンジスタのドレインとを接続し、前記第１および第２の
Ｐチャンネル型ＭＯＳトランジスタならびに前記第１お
よび第２のＮチャンネル型ＭＯＳトランジスタの共通接
続したゲートに入力端子を接続し、前記第２のＰチャン
ネル型ＭＯＳトランジスタおよび前記第２のＮチャンネ
ル型ＭＯＳトランジスタの共通接続したドレインに偶数
段の否定回路の入力端子を接続し、この偶数段の否定回
路の出力端子を前記第３のＰチャンネル型ＭＯＳトラン
ジスタおよび前記第３のＮチャンネル型ＭＯＳトランジ
スタのゲートに帰還接続したことを特徴とする入力バッ
ファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196303A JPH0358621A (ja) | 1989-07-27 | 1989-07-27 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196303A JPH0358621A (ja) | 1989-07-27 | 1989-07-27 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358621A true JPH0358621A (ja) | 1991-03-13 |
Family
ID=16355566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196303A Pending JPH0358621A (ja) | 1989-07-27 | 1989-07-27 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818432A (ja) * | 1994-06-28 | 1996-01-19 | Nec Corp | 駆動回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648725A (en) * | 1979-09-28 | 1981-05-02 | Seiko Epson Corp | Mosfet circuit |
-
1989
- 1989-07-27 JP JP1196303A patent/JPH0358621A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648725A (en) * | 1979-09-28 | 1981-05-02 | Seiko Epson Corp | Mosfet circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818432A (ja) * | 1994-06-28 | 1996-01-19 | Nec Corp | 駆動回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930000972B1 (ko) | Cmos인버터를 구비한 반도체 집적회로 | |
| JP2000174606A (ja) | Ｍｏｓトランジスタ出力回路 | |
| TWI677189B (zh) | 用於產生25％工作週期之時脈的裝置 | |
| JP2003017996A (ja) | レベルシフト回路 | |
| JPH06204850A (ja) | レベルシフタ回路 | |
| JPH0358621A (ja) | 入力バッファ回路 | |
| JP2871551B2 (ja) | 信号レベル変換回路 | |
| EP1360765A2 (en) | Buffers with reduced voltage input/output signals | |
| JPH08181600A (ja) | レベルシフト回路 | |
| JPS62163417A (ja) | 半導体集積回路装置 | |
| JP3699875B2 (ja) | 半導体集積回路装置 | |
| JPS58129830A (ja) | 変換回路 | |
| JPH0358622A (ja) | 入力バッファ回路 | |
| JPH05259893A (ja) | 半導体集積回路 | |
| JPH03179814A (ja) | レベルシフト回路 | |
| JPS60134524A (ja) | 出力回路 | |
| JPS62142417A (ja) | 論理回路 | |
| JPS59205818A (ja) | 出力回路 | |
| JPH03151716A (ja) | 出力バツフア回路 | |
| JPH02200006A (ja) | 半導体集積回路の遅延回路 | |
| JPS6337645A (ja) | 半導体回路 | |
| JPH11163718A (ja) | 論理ゲート | |
| JPS62200820A (ja) | 半導体集積回路 | |
| JPH01296814A (ja) | 半導体集積回路 | |
| JPH01291517A (ja) | 半導体集積回路 |