JPH0359542A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、表示装置、特に、薄膜トランジスタ等を使用
したアクティブ・マトリクス方式の表示装置に関する。

【従来の技術】

アクティブ・マトリクス方式の液晶表示装置は、マトリ
ックス状に配列された複数の画素電極の各々に対応して
非線形素子（スイッチング素子）を設けたものである。 各画素における液晶は理論的には常時駆動（デユーティ
比１．Ｏ）されているので、時分割駆動方式を採用して
いる、いわゆる単純マトリクス方式と比べてアクティブ
方式はココントラストが良く特にカラーでは欠かせない
技術となりつつある。スイッチング素子として代表的な
ものとしては薄膜トランジスタ（ＴＰＴ）がある。 このようなアクティブ・マトリクスの液晶表示装置或は
エレクトロルミネセント表示装置において各画素に付加
容量を設けることは良く知られており、大別すると、（
１）画素電極と隣りのゲート線との間に付加容量を形成
するものと、（２）画素電極と、ゲート線とは別の電極
との間に付加容量を形成するものがある。 （２）の方式では、付加容量電極の配線をどのような配
置するかが画質を左右する重要なポイントであることが
判った。公知の技術ではこのポイントについて具体的に
触れているものは見当たらない。 なお、ＴＰＴを使用したアクティブ・マトリクス液晶表
示装置は、例えば「冗長構成を採用した１２．５型アク
テイブ・マトリクス方式カラー液晶デイスプレィ」、日
経エレクトロニクス、頁１９３〜２１０．１９８６年１
２月１５日、日経マグロウヒル社発行、で知られている
。

【発明が解決しようとする課題】

本発明の一つの目的は付加容量の配線抵抗を小さくした
表示装置を提供することである。 本発明の他の目的は付加容量の配線とゲート線との短絡
を防止できる表示装置を提供することである。 本発明の他の目的は、ＴＦＴへの入射光に起因するＴ　
Ｐ　Ｔのオフ特性の劣化を低減した表示装置を提供する
ことである。 本発明の他の目的は、液晶に加わる直流成分を押さえる
ことのできる液晶表示装置を提供することである。 本発明の他の目的は、点欠陥を低減できる表示装置を提
供することである。 本発明の他の目的は、高表示品質の液晶表示装置を提供
することである。 本発明の他の目的は画素番地を容易に知ることができる
表示装置を提供することである。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

【課題を解決するための手段】

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 第工１図、第１２Ａ図に示すように遮光膜ＬＳはＴ　ｌ
”　Ｔの半導体ＡＳをバックライトＩ３Ｌから完全に隠
すように形成され、また遮光膜ＬＳは容量電極配線ＣＬ
（ｆｆｃ２）と同一レベルの層で形成される。 非晶質半導体［ＡＳにバックライト光等が当たらず、光
導電現象に起因するＴＰＴのオフ特性劣化を防止でき、
しかもそのためのプロセス工程を増やす必要もない。

【実施例］ 以下、本発明の構成について、アクティブ・マトリクス
方式のカラー液晶表示装置に本発明を適用した実施例と
ともに説明する。 なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 （実施例１） 第１図は本発明が適用されるアクティブ・マトリクス方
式カラー液晶表示装置の一画素とその周辺を示す平面図
であり、第２Ａ図は第１図のＩＩＡ−ＩＩＡ切断線にお
ける断面と表示パネルのシール部付近の断面を示す図で
あり、第２Ｂ図は第１図のＩＩＢ−［ＩＢ切断線におけ
る断面図である。また、第３図（要部平面図）には、第
１図に示す画素を複数配置したときの平面図を示す。 （画素配置） 第１図に示すように、各画素は、隣接する２本の走査信
号線（ゲート信号線又は水平信号線）ＧＬと、隣接する
２本の映像信号線（ドレイン信号線又は垂直信号線）Ｄ
Ｌとの交差領域内（４本の信号線で囲まれた領域内）に
配置されている。各画素は薄膜トランジスタＴＰＴ、画
素電極ＩＴ○１及び付加容量Ｃａｄｄを含む。走査信号
線ＧＬ及び付加容量配線ＣＬは、列方向に延在し１行方
向に複数本配置されている。映像信号線ＤＬは、行方向
に延在し、列方向に複数本配置されている。 （パネル断面全体構造） 第２Ａ図に示すように、液晶層ＬＣを基準に下部透明ガ
ラス基板ＳＵＢ　ｌ側には薄膜トランジスタＴ　Ｆ’　
Ｔ及び透明画素電横丁１゛○ｌが形成され、上部透明ガ
ラス基板５ＵＢ２側には、カラーフィルタＦＩＬ、遮光
用ブラックマトリクスパターンＢＭが形成されている。 下部透明ガラス基板５ＵＢｌ側は、例えば、　］、、１
　［ｍｍ］程度の厚さで構成されている。 第２Ａ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板ＳＯＢ　１及び５ＵＢ２の左側縁
部分で外部引出配線の存在する部分の断面を示している
。右側は、透明ガラス基板５ＵＢＩ及び５ＵＢ２の右側
縁部分で外部引出配線の存在しない部分の断面を示して
いる。 第２Ａ図の左側、右側の夫々に示すシール材ＳＬは、液
晶ＬＣを封止するように構成されており、液晶封入口（
図示していない）を除く透明ガラス基板５ＵＢＩ及び５
ＵＢ２の縁周囲全体に沿って形成されている。シール材
ＳＬは、例えば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板５ＵＢＺ側の共通透明画素電極
ＩＴＯ２は、少なくとも一個所において、銀ペースト材
ＳＩＬによって、下部透明ガラス基板ＳＵＢ　ｌ側に形
成された外部引出配線に接続されている。この外部引出
配線は、ゲート電極ＧＴ、ソース電極ＳＤＩ、ドレイン
電極ＳＤ２等と同一製造工程で形成される。 配向膜０ＲＩＩ及び０ＲＩ２、透明画素電極ＩＴＯ１共
通透明画素電極Ｉ　Ｔ○、保護膜ＰＳＶＩ及びＰＳＶ２
、絶縁膜ＧＩの夫々の層は、シール材ＳＬの内側に形成
される。偏光板ＰＯＬは、下部透明ガラス基板ＳＵＢ　
１、上部透明ガラス基板５ＵＢ２の夫々の外側の表面に
形成されている。 液晶ＬＣは、液晶分子の向きを設定する下部配向膜○Ｒ
ＩＩ及び上部配向膜０ＲＩ２の間に封入され、シール部
ＳＬよってシールされている。 下部配向膜０ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護膜ＰＳＶＬの上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、遮光膜ＢＭ、カラーフィルタＦＩＬ、保護膜ＰＳＶ
２、共通透明画素電極（ＣＯＭ）１１’０２及び上部配
向膜０ＲＩ２が順次積層して設けられている。 この液晶表示装置は、下部透明ガラス基板５ＵＢ１＃Ｉ
、上部透明ガラス基板５ＵＢ２側の夫々の幻を別々に形
成し、その後、上下透明ガラス基板５ＵＢ１及び５ＵＢ
２を重ね合せ、両者間に液晶ＬＣを封入することによっ
て組み立てられる。 （簿膜トランジスタＴＦＴ＞ 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＦＴ２及びＴ　Ｆ　”Ｉ’　
３で構成されている。簿膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３の夫々は、実質的に同一サイズ（チャンネル長と幅
が同じ）で構成されている。 この分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
夫々は、主に、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ
型（Ｋ性、１ｎｔｒｉｎｓｉｃ、導電型決定不純物がド
ープされていない）非晶質Ｓｉ半導体ＪｉＷＡＳ、一対
のソース電極ＳＤＩ及びドレイン電極ＳＤ２で構成され
ている。なお、ソース・ドレインは本来その間のバイア
ス極性によって決まり、本表示装置の回路ではその極性
は動作中反転するので、ソース・ドレイ、ンは動作中入
れ替わると理解されたい。しかし以下の説明でも、便宜
上一方をソース、他方をドレインと固定して表現する。 （ゲート電極ＧＴ＞ ゲート電極ＧＴは、第４図（第１図の層■１゛０３　（
ＣＩ）　、ｇｌ、ｇ２及びＡＳのみを描いた平面図）に
詳細に示すように、走査信号線ＧＬから垂直方向（第１
図及び第４図において上方向）に突出する形状で構成さ
れている（丁字形状に分岐されている）。ゲート電極Ｇ
Ｔは、薄膜トランジスタＴＦＴ工〜ＴＦＴ３の夫々の形
成領域まで突出するように構成されている。＃膜トラン
ジスタＴＰＴＩ〜ＴＦＴ３の夫々のゲート電極ＧＴは。 一体に（共通ゲート電極として）構成されており、走査
信号線ＧＬに連続して形成されている。ゲート電極ＧＴ
は、薄膜トランジスタＴ　ＦＴの形成領域において大き
い段差を作らないように、単層の彫工導電膜ｇ１で構成
する。第１導電Ｍｇｌは、例えばスパッタで形成された
クロム（Ｃｒ）膜を用い、１０００［λ］程度の膜厚で
形成する。 このゲート電極ＧＴは、第工図、第２Ａ図及び第４図に
示されているように、半導体層ＡＳを完全に覆うよう（
下方からみて）それより太き目に形成される。従って、
基板５ＵＢ１の下方に蛍光灯等のバックライトＢＬを取
付けた場合、この不透明のＣｒゲート電極ＧＴが影とな
って、半導体層ＡＳにはバックライト光が当たらず、光
照射による導電現象すなわちＴＰＴのオフ特性劣化は起
きにくくなる。なお、ゲート電極ＧＴの本来の大きさは
、ソース・ドレイン電極ＳＤＩと８０２間をまたがるに
最低限必要な（ゲート電極とソース・ドレイン電極の位
置合わせ余裕分も含めて）幅を持ち、チャンネル幅Ｗを
決めるその奥行き長さはソース・ドレイン電極間の距離
（チャンネル長）Ｌとの比、即ち相互コンダクタンスｇ
ｍを決定するファクタＷ／Ｌをいくつにするかによって
決められる。 本実施例におけるゲート電極の大きさは勿論、上述した
本来の大きさよりも大きくされる。 ゲーＩ〜電極ＧＴのゲート及び遮光の機能面から単一の
層で一体に形成しても良く、この場合不透明導電材料と
してＳｉを含有させたＡ１．純ＡＬ及びＰｄを含有させ
たＡ１等を選ぶことができる。 （走査信号線ＧＬ＞ 前記走査信号線ＯＬは、第Ｉ導電膜ｇ１及びその上部に
設けられた第２導電膜ｇ２からなる複合膜で構成されて
いる。この走査信号線ＧＬの彫工導電膜ｇ工は、前記ゲ
ート電極ＧＴの第Ｉ導電膜ｇ１と同一製造工程で形成さ
れ、かつ一体に構成されている。第２導電膜ｇ２は、例
えば、スパッタで形威されたアルミニウム（ＡＱ）膜を
用い、２０００〜４０００［人コ程度の膜厚で形成する
。第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低減し
、信号伝達速度の高速化（画素の情報の書込特性向上）
を図ることができるように構成されている。 また、走査信号線ＧＬは、第Ｉ導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している。す
なわち、走査信号線ＧＬは、その側壁の段差形状がゆる
やかになっている。 なお、層ｆｌｙｇ２は、後述する付加容ｆｉｇ　Ｃａｄ
ｄの透明電極ＰＬＩ　（層Ｉ　Ｔ　Ｏ３、Ｃ１）の容量
電極配線ＣＬとしても利用される。 （ゲート絶縁膜ＧＩ） 絶縁膜ＧＩは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
夫々のゲート絶縁膜として使用される。 絶縁膜ＧＩは、ゲート電極ＧＴ及び走査信号線ＧＬの上
層に形成されている。絶縁膜ＧＩは、例えば、プラズマ
ＣＶＤで形成された窒化珪素膜を用い、　３０００［入
コ程度の膜厚で形成する。なお、ゲート絶縁膜ＧＩは後
述の付加容量Ｃａｄｄの誘電体層としても利用される。 （半導体層ＡＳ＞ ｉ型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＰＴＩ〜Ｔ　ＦＴ３の夫々の
チャネル形成領域として使用される。 ｉ型半導体層ＡＳは、アモーファスシリコン膜又は多結
晶シリコン膜で形威し、約１８００［Ａ］程度の膜厚で
形成する。 このｉ型半導体層Ａｓは、供給ガスの成分を変えてＳｉ
、Ｎ、ゲート絶縁膜ＧＩの形成に連続して、同じプラズ
マＣＶＤ装置で、しかもその装置から外部に露出するこ
となく形成される。また、オーミックコンタクト用のＰ
をドープしたＮ十層ｄ。 （第２Ａ図）も同様に連続して約４００［Ａ］の厚さに
形成される。しかる後下側基板５ＵＢ１はＣ■Ｄ装置か
ら外に取り出され、写真処理技術により、Ｎ中層ｄｏ及
びｉ層ＡＳは彫工図、第２Ａ図及び第４図に示すように
独立した島にパターニングされる。 ｉ型半導体層ＡＳは、第１図及び第４図に詳細に示すよ
うに、走査信号線ＧＬ並びに容量電極線ＣＬと、映像信
号線ＤＬとの交差部（クロスオーバ部）の両者間にも設
けられている。この交差部ｉ型半導体層Ａｓは、交差部
における走査信号線ＧＬと映像信号線Ｉ）　Ｌとの短絡
並びに容量電極線ＣＬと映像信号線１）Ｌとの短絡を低
減するように構成されている。 （ソース・ドレイン電極ＳＤＩ、５Ｄ２）複数に分割さ
れた薄膜トランジスタＴ　Ｐ　Ｔ　１〜’Ｉ”　Ｆ　Ｔ
’　３の夫々のソース電極ＳＤＬとトレイン′眠極ＳＤ
２とは、第１図、第２Ａ図及び第５図（彫工図の層ｄ↓
〜ｄ３のみを描いた平面図）で詳細に示すように、半導
体５ＡＳ上に夫々離隔して設けられている。 ソース電極ＳＤ１．　　ドレイン電極ＳＤ２の夫々は、
Ｎ＋型半導体１ｄｏに接触する下層側から。 第Ｉ導電膜ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順
次重ね合わせて構成されている。ソース電極ＳＤＩの第
１導電膜ｄｉ、第２導電膜ｄ２及び第３導電膜ｄ３は、
ドレイン電極ＳＤ２の夫々と同一製造工程で形成される
。 第Ｉ導電膜ｄ１は、スパッタで形成したクロム膜を用い
、５００〜１０００［入］の膜厚（本実施例では、６０
０［人］程度の膜厚）で形成する。クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので、２０００［
λコ程度の膜厚を越えない範囲で形成する。 クロム膜は、Ｎ中型半導体層ｄｏとの接触が良好である
。クロム膜は、後述する第２導電膜ｄ２のアルミニウム
がＮ中型半導体層ｄｏに拡散することを防止する、所謂
バリア層を構成する。第Ｉ導電膜ｄ１としては、クロム
膜の他に、高融点全屈（Ｍｏ、’ｒｉ、Ｔａ、Ｗ）膜、
高融点金属シリサイド（Ｍ。 Ｓｉ２．Ｔｉ５ｉｚ、ＴａＳｉ、、ＷＳｉ、）膜で形成
してもよい。 第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクで或は第１導電膜ｄ１をマスクとして
Ｎ”ｌｄＯが除去される。つまり、ｉ層ＡＳ上に残って
いたＮ中層ｄｏは第１導電膜ｄ１以外の部分がセルファ
ラインで除去される。 このとき、Ｎ＋ＭｄＯはその厚さ分は全て除去されるよ
うエッチされるのでｉ　ＰＧ！ＪＡ　Ｓも若干その表面
部分でエッチされるが、その程度はエッチ時間で制御す
れば良い。 しかる後第２導電膜ｄ２が、アルミニウムのスパッタリ
ングで３０００〜４０００［Ａ］の膜厚（本実施例では
、３０００［入コ程度の膜厚）に形成される。アルミニ
ウム膜は、クロム膜に比べてストレスが小さく、厚い膜
厚に形成することが可能で、ソース電極ＳＤＩ、ドレイ
ン電極ＳＤ２及び映像信号線ＤＬの抵抗値を低減するよ
うに構成されている。第２導電膜ｄ２としては、アルミ
ニウム膜の他に、シリコン（Ｓｉ）や銅（Ｃｕ）を添加
物として含有させたアルミニウム膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるパターニング後第
３導電膜ｄ３が形成される。この第３導電膜ｄ３はスパ
ッタリングで形成された透明導電膜（Ｉｎｄｕｉｍ−Ｔ
ｉｎ−Ｏｘｉｄｅ　Ｉ　Ｔ　Ｏ：ネサ膜）から成り、１
０００〜２０００［Ａ］の膜厚（本実施例では、１２０
０［入コ程度の膜厚）で形成される。この第３導電膜ｄ
３は、ソース電極ＳＤＩ、ドレイン電極ＳＤ２及び映像
信号線ＤＬを構成すると共に、透明画素電極ＩＴ○１を
構成するようになっている。 ソース電極ＳＤＩの第Ｉ導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１の夫々は、上層の第２導電膜ｄ２及
び第３導電膜ｄ３に比べて内側に（チャンネル領域内に
）大きく入り込んでいる。 つまり、これらの部分における第Ｉ導電膜ｄ１は、層ｄ
２、ｄ３とは無関係に薄膜トランジスタＴＰＴのゲート
長りを規定できるように構成されている。 ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
ＯＩに接続されている。ソース電極ＳＤ１は、ｉ型半導
体層Ａｓの段差形状（第１導電膜ｄ１の膜厚、Ｎ中層ｄ
Ｏの膜厚及びｉ型半導体層ＡＳの膜厚とを加算した膜厚
に相当する段差）に沿って構成されている。具体的には
、ソース電極ＳＤＩは、ｉ型半導体層ＡＳの段差形状に
沿って形成された第１導電膜ｄｉと、この第１導電膜ｄ
１の上部にそれに比べて透明画素電極ＩＴＯＩと接続さ
れる側を小さいサイズで形成した第２導電膜ｄ２と、こ
の第２導電膜から露出する第１導電膜ｄ１に接続された
第３導電膜ｄ３とで構成されている。ソース電極ＳＤＩ
の第２導電膜ｄ２は、第１導電［＆ｄｌのクロム膜がス
トレスの増大から厚ぐ形成できず、ｉ型半導体層ＡＳの
段差形状を乗り越えられないので、このｉ型半導体層Ａ
Ｓを乗り越えるために構成されている。つまり、第２導
電膜ｄ２は、厚く形成することでステップカバレッジを
向上している。第２導電膜ｄ２は、厚く形成できるので
、ソース電極ＳＤＩの抵抗値（ドレイン電極ＳＤ２や映
像信号線Ｄ　Ｌについても同様）の低減に大きく寄与し
ている。第３導電Ｐａｄ３は、第２導電膜ｄ２のｉ型半
導体層ＡＳに起因する段差形状を乗り越えることができ
ないので、第２導電膜ｄ２のサイズを小さくすることで
露出する第１導電膜ｄ１に接続するように構成されてい
る。第１導電膜ｄｌと第３導電膜ｄ３とは、接着性が良
好であるばかりか５両者間の接続部の段差形状が小さい
ので、確実に接続することができる。 （画素電極ＩＴＯＩ） 前記透明画素電極Ｉ　”ｌ”　０１は、各画素毎に設け
られており、液晶表示部の画素電極の一方を構成する。 透明画素電極ＩＴ○１は１画素の複数に分割された薄膜
トランジスタＴＰＴＩ〜ＴＦＴ３の夫々に対応して３つ
の透明画素電極（分割透明画素電極）Ｅｌ、Ｅ２、Ｅ３
に分割されている。透明画素電極Ｅ１〜Ｅ３は、各々、
薄膜トランジスタＴＰＴのソース電極ＳＤＩに接続され
ている。 透明画素電極Ｅ１〜Ｅ３の夫々は、実質的に同一面積と
なるようにパターニングされている。 このように、１画素の薄膜トランジスタＴＰＴを複数の
薄膜トランジスタＴＰＴＩ〜Ｔ　Ｆ　Ｔ　３　ニ分割し
、この複数に分割された薄膜トランジスタＴＰＴＩ〜Ｔ
　Ｆ　Ｔ　３の夫々に複数に分割した透明画素電極Ｅ１
〜Ｅ３の夫々を接続することにより、分割された一部分
（例えば、ＴＦＴＩ）が点欠陥になっても、画素全体で
みれば点欠陥でなくなる（ＴＦＴ２及びＴＦＴ３が欠陥
でない）ので、点欠陥の確率を低減することができ、ま
た欠陥を見にくくすることができる。 また、前記画素の分割された透明画素電極Ｅ１〜Ｅ３の
夫々を実質的に同一面積で構成することにより、透明画
素電極Ｅ１〜Ｅ３の夫々と共通透明画素電極ＩＴ○２と
で構成される夫々の液晶容量（Ｃｐｉｘ　）を均一にす
ることができる。 （保護膜ＰＳＶＩ＞ 薄膜トランジスタＴＰＴ及び透明画素電極ＩＴｏｌ上に
は、保護膜ＰＳＶＩが設けられている。 保護膜ＰＳｖ工は、主に、Ｎ膜トランジスタＴＦＴを湿
気等から保護するために形成されており、透明性が高く
しかも耐湿性の良いものを使用する。 保護膜ＰＳＶＩは、例えば、プラズマＣＶＤで形成した
酸化珪素膜や窒化珪素膜で形成されており、８０００［
λ］程度の膜厚で形成する。 （遮光膜ＢＭ） 上部基板５ＵＢ２側には、外部光（第１図では上方から
の光）がチャネル形成領域として使用されるｉ型半導体
層ＡＳに入射されないように、遮蔽膜ＢＭが設けられ、
第６図のハツチングに示すようなパターンとされている
。なお、第６図は第１図におけるＩＴ○膜層ｄ３、フィ
ルタ層ＦＩＬ及び遮光膜ＢＭのみを描いた平面図である
。遮光膜ＢＭは、光に対する遮蔽性が高い、例えば、ア
ルミニウム膜やクロム膜等で形成されており、本実施例
では、クロム膜がスパッタリングで１３００［人コ程度
の膜厚に形成される。 従って、ＴＰＴＩ〜３の共通半導体層ＡＳは上下にある
遮光膜ＢＭ及び太き目のゲート電極ＧＴによってサンド
インチにされ、その部分は外部の自然光やバックライト
光が当たらなくなる。遮光ｌｌＩＢＭは第６図のハツチ
ング部分で示すように、画素の周囲に形成され、つまり
遮光膜ＢＭは格子状に形成され（ブラックマトリクス）
、この格子で王画素の有効表示領域が仕切られている。 従って、各画素の輪郭が遮光膜ＢＭによってはっきりと
しコントラストが向上する。つまり遮光膜ＢＭは、半導
体層ＡＳに対する遮光とブラックマトリクスとの２つの
機能をもつ。 なお、バックライトを５ＵＢ２側に取り付け。 ５ＵＢＩをａｍ側（外部露出側）とすることもできる。 （共通電極ＩＴＯ２） 共通透明画素電極ＩＴＯ２は、下部透明ガラス基板ＳＵ
Ｂ　ｌ側に画素毎に設けられた透明画素電極ＩＴＯＩに
対向し、液晶の光学的な状態は各画素電極ＩＴＯ工と共
通電極ＩＴ０２間の電位差（電界）に応答して変化する
。この共通透明画素電極ＩＴ○２には、コモン電圧Ｖｃ
ＯＩ１１が印加されるように構成ξれでいる。コモン電
圧Ｖｃｏｍは。 映像信号線ＤＬに印加されるロウレベルの駆動電圧Ｖｄ
ｍ１ｎとハイレベルの駆動電圧Ｖｄｍａｘとのほぼ中間
電位である。 （カラーフィルタＦＩＬ） カラーフィルタＦ　Ｉ　Ｌは、アクリル樹脂等の樹脂材
料で形成される染色基材に染料を着色して構成されてい
る。カラーフィルタＦ’　Ｉ　Ｌは、画素に対向する位
置に各画素毎にドツト状に形成され（第７図）、染め分
けられている（第７図は第３図の第３導電膜Ｎｄ３とカ
ラーフィルタ層ＦＩＬのみを描いたもので、Ｒ，Ｇ、Ｂ
の各フィルターはそれぞれ、４５”　、１３５＠、クロ
スのハツチを施しである）。カラーフィルタＦＩＬは第
６図に示すように画素電極ＩＴＯＩ　（Ｅｌ〜Ｅ３）の
全てを覆うように太き目に形成され、遮光膜ＢＭはカラ
ーフィルタＦＩＬ及び画＃電極ＩＴＯＩのエツジ部分と
重なるよう画素電極ＩＴＣ）１の周縁部より内側に形成
されている。 カラーフィルタＦＩＬは１次のように形成することがで
きる。まず、上部透明ガラス基板５ＵＢ２の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタＲを
形成する。次に、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。 保護［ＰＳＶ２は、前記カラーフィルタＦ”　Ｉ　Ｌを
異なる色に染め分けた染料が液晶ＬＣに漏れることを防
止するために設けられている。保ＭＨＰＳＶ２は、例え
ば、アクリル樹脂、エポキシ樹脂等の透明樹脂材料で形
成されている。 （画素配列） 前記液晶表示部の各画素は、第３図及び第７図に示すよ
うに、走査信号ＩＩＡＧＬが延在する方向と同一列方向
に複数配置され、画素列Ｙｌ、Ｙ２゜Ｙ３．Ｙ４．・・
・の夫々を構成している。各画素列Ｙ１、Ｙ２．Ｙ’３
．Ｙ４．・・・の夫々の画素は、薄膜トランジスタＴＦ
ＴＩ〜ＴＦＴ３及び透明画素電極Ｅ１〜と３の配置位置
を同一に構成している。っま膜トランジスタＴ　ＰＴ　
１〜Ｔ　ＦＴ　３の配置位置を右側、透明画素電極Ｅｌ
〜Ｅ３の配置位置を左側に構成している。奇数画素列Ｙ
　１．Ｙ　３．・・・の夫々の行方向の隣りの偶数画素
列Ｙ２．Ｙ４．・・・の夫々の画素は、奇数画素列Ｙｌ
、Ｙ３．・・・の夫々の画素を前記映像信号線ＤＬの延
在方向を基準にして線対称でひっくり返した画素で構成
されている。すなわち、画素列Ｙ２．Ｙ４．・・・の夫
々の画素は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の配
置位置を左側、透明画素電極Ｅｌ〜Ｅ３の配置位置を右
側に構成している。そして１画素列Ｙ２．Ｙ４．・・・
の夫々の画素は１画素列Ｙｌ、Ｙ３．・・・の夫々の画
素に対し、列方向に半画素間隔移動させて（ずらして）
配置されている。つまり、画素列Ｙの各画素間隔を１．
０（Ｌ、Ｏピッチ）とすると、次段の画素列Ｙは、各画
素間隔を１．０とし、前段の画素列Ｙに対して列方向に
０．５画素間隔（０，５ピツチ）ずれている。 各画素間を行方向に延在する映像信号線ＤＬは。 各画素列７間において、半画素間隔分（０，５ピツチ分
）列方向に延在するように構成されている。 その結果、第７図に示すように、前段の画素列Ｙの所定
色フィルタが形成された画素（例えば。 画素列Ｙ、の赤色フィルタＲが形成された画素）と次段
の画素列Ｙの同一色フィルタが形成された画素（例えば
、画素列Ｙ４の赤色フィルタＲが形成された画素）とが
１．５画素間隔（１，５ピツチ）離隔され、また、ＲＧ
ＢのカラーフィルタＦＩＬは三角形配置となる。カラー
フィルタＦＩＬのＲＯＢの三角形配置構造は、各色の混
色を良くすることができるので、カラー画像の解像度を
向上することができる。 また、映像信号線ＤＬは、各画素列７間において、半画
素間隔分しか列方向に延在しないので。 隣接する映像信号線ＤＬと交差しなくなる。したがって
、映像信号線ＤＬの引き回しをなくしその占有面積を低
減することができ、又映像信号線ＤＬの迂回をなくし多
層配線構造を廃止することができる。 （表示パネル全体等価回路） この液晶表示部装置の等価回路を第８図に示す。 Ｘ　ｊ、　Ｇ　ｔ　Ｘ　ｉ＋　Ｉ　Ｇ　ｔ・・・は、緑
色フィルタＧが形成される画素に接続された映像信号線
ＤＬである。 ＸｉＢ、Ｘｉ＋ＩＢ、・・・は、青色フィルタＢが形成
される画素に接続された映像信号線ＤＬである。 Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ，−は、赤色フィルタＲが形成
される画素に接続された映像信号線ＤＬである。これら
の映像信号線ＤＬは、映像信号駆動回路で選択される。 Ｙｉは第３図及び第７図に示す画素列Ｙｌを選択する走
査信号線ＧＬである。 同様に、Ｙｉ＋工、Ｙｉ＋２ｔ・・・の夫々は、画素列
Ｙ２．Ｙ３．・・・の夫々を選択する走査信号ｉＧＬで
ある。これらの走査信号線ＯＬは、垂直走査回路に接続
されている。 画素マトリクス周辺部において、パネルの上辺及び下辺
にはそれぞれ映像信号駆動回路が配置され１例えば奇数
本目映像信号線は上側の回路へ、偶数木目の映像信号線
は下側回路へ接続され、水平方向の接続端子Ｔｅ（Ｔｏ
）のピッチを水平方向の画素配列ピッチの２倍と、十分
広くとれるように工夫されている。 パネルの左辺には垂直走査回路が配置され、走査信号線
ＯＬが接続されている。 （付加容量Ｃａｄｄの構造） 透明画素電極Ｅ１〜Ｅ３の夫々は、薄膜トランジスタＴ
ＰＴと接続される端部と反対側の端部において、容量電
極ＰＬＩと重なるよう、Ｌ字状に屈折して形成されてい
る。この重ね合せは、第２Ｂ図からも明らかなように、
透明画素電極Ｅ１〜Ｅ３の夫々を一方の電極ＰＬＩとし
、隣りの走査信号線ＧＬに並行して配置された電極ＰＬ
２を他方の電極とする保持容量素子（静電容量素子）Ｃ
ａｄｄを構成する。この保持容量素子Ｃａｄｄの誘電体
膜は、薄膜トランジスタＴＰＴのゲート絶縁膜として使
用される絶縁膜ＧＩと同一層で構成されている。 保持容量ｃａｄｄは、第４図からも明らかなように、透
明電極層ＩＴＯ３（Ｃ１）の幅を広げた部分に形成され
ている。なお、ドレイン線ＤＬと交差する部分の層Ｃ１
はドレイン線との短絡の確率を小さくするため細くされ
ている。 容量電極線ＣＬとしては前述のゲート線ｇ１及びｇ２と
同じ層の金属層が使用され、透明電極ＰＬ２　（ＩｒＯ
２）の配線抵抗が下げられ、断線の確立も小さくされて
いる。容量電極ｓＣＬは隣りの画素列のゲート線ＧＬに
平行に間近に沿って形成されており、両者が交差しない
ようレイアウトが工夫されている。容量電極線ＣＬは各
画素の凸状のゲート電極ＧＴが配置された端部と反対側
の端部に配置されており、不透明な層Ｃ２、Ｃ３が画素
の中央部を走り抜けて表示品質を落すようなことも避け
られる。各容量電極線ＣＬは第１０図〔層Ｃ１，ｇｌ　
（Ｃ２）ｇ２　（Ｃ３）のみを示しである〕に示すよう
に、垂直走査線接続端子Ｔｇと反対側のマトリクス端部
で共通に接続され、接続端子Ｔｃに接続されており、こ
の共通接続は端子Ｔｇと反対側であるため走査線ＯＬと
交差することはない。 端子Ｔｃは直流電位源に接続、即ち交流的に接地してお
けば良く、例えば、共通電極ＣＯＭと同電位点Ｖｃｏｍ
に接続される。 （付加容量ｃａｄｄの等価回路とその動作）第１［に示
される画素の等価回路を第９図に示す、第９図において
、Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴ及
びソース電極ＳＤ工間に形成される寄生容量である。寄
生容ｆｉｋｃｇｓの誘電体膜は絶縁膜ＧＩである。Ｃｐ
ｉｘは透明画素電極ＩＴＯＩ（ＦＩＸ）及び共通透明画
素電極ＩＴＯ２（ＣＯＭ）間で形成される液晶容量であ
る。液晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ１保護膜Ｐ
ＳＶＩ及び配向膜○ＲＩＩ、０ＲＩ２である。ｖｌｃは
中点電位である。 前記保持容量素子Ｃａｄｄは、Ｔ　ＦＴがスイッチング
するとき、中点電位（画素電極電位）Ｖｌｃに対するゲ
ート電位・変化ΔＶｇの影響を低減するように働く。こ
の様子を式で表すと ΔＶ　ｌｃ　＝　（（Ｃｇｓ／　（（１：ｇｓ＋ｃａｄ
ｄ＋ｃｐｉｘ））　ＸΔＶｇとなる。ここでΔＶｌｃは
ΔＶｇによる中点電位の変化分を表わす。この変化分Δ
Ｖｌｃは液晶に加わる直流成分の原因となるが、保持容
量Ｃａｄｄ　を大きくすればする程その値を小さくする
ことができる。 また、保持容量Ｃａｄｄは放電時間を長くする作用もあ
り、ＴＰＴがオフした後の映像情報を長く蓄積する。液
晶ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命
を向上し、液晶表示画面の切り替え時に前の画像が残る
所謂焼き付きを低減することができる。 前述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤＩ、ＳＣ２とのオーバラップ面積が増え、従って寄
生容量Ｃｇｓが大きくなり中点電位Ｖｌｃはゲート（走
査）信号Ｖｇの影響を受は易くなるという逆効果が生じ
る。しかし、保持容量ｃａｄｄを設けることによりこの
デメリットも解消することができる。 前記保持容量索子Ｃａｄｄの保持容量は１画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍＜４・Ｃｐ
ｉｘ＜Ｃａｄｄ＜８・Ｃｐｌｘ）、重ね合せ容ｊｉｃｇ
ｓに対して８〜３２倍（８・Ｃｇｓ＜　Ｃａｄｄ＜３２
・Ｃｇｓ）程度の値に設定する。 （実施例２） 第１１図は本発明の他の実施例を示す１画素とその周辺
を示す平面図であり、１２Ａ−１２Ａ切断線における断
面図を第１２Ａ＠に、１２Ｂ−１２Ｂ切断線における要
部断面図を第１２Ｂ図に示す。 本実施例の前述の実施例１と異なる点は、断面構造（層
構造）でみれば、付加容量の配線層Ｃ２゜Ｃａをゲート
配線層ｇ１２ｇ２と別層とし、その間に絶縁［ＣＩを介
在させた点である。従って、付加容ｇｃａｄｄの誘電体
層は絶縁ＩＩｃＩ及びＧ工の２層となる６層Ｃ２は例え
ばＣｒで、層Ｃ３はＡ２を使用することができ、絶縁層
ＣＩは本例ではＳｉＮである。 平面構造では、ゲート電極の下方に非晶質Ｓｉ層Ａｓよ
り太き目のバックライト光学の遮断層ＬＳを設けた点が
異なり、この遮光［ＬＳは容ｆｉｋ電極線ＣＬの層Ｃ２
と同じ層で形成される。この場合ゲート電極ＧＴの大き
さは前述した本来の大きさに小さくされるので、ゲート
・ドレイン間の寄生容量を小さくできる。 （実施例３） 実施例１及び２で説明した補助容量の透明電極層Ｃ１は
第１３図に示すように、各画素の番地を表わす符号、記
号等として利用され、また材質は透明材であるため画素
電極層Ｉ２Ｏ３層に重ねて配置することができる。また
１層Ｃ１は基板５ＵＢ１の最初のバターニング加工とな
るので、以後の工程の不良解析に大変便利なものとなる
。 このような画素の番地記号は、特に、本例のように複雑
なトライアングル配置をさせた場合に大きな効果がある
。第１３図の例では緑色フィルタの配置される画素のみ
にＧ（緑）のアルファベットと水平位置番号を、並びに
垂直方向を示すＶのアルファベットと垂直位置番号を描
いている。勿論全ての画素に符号に付けることもできる
。 以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。 前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。 例えば１本実施例ではゲート電極形成→ゲート絶縁膜形
成→半導体層形成→ソース・ドレイン電極形成の逆スタ
ガ構造を示したが、上下関係又は作る順番がそれと逆の
スタガ構造でも本発明は有効である。 【発明の効果】 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 非晶質半導体層Ａｓを遮光膜ＬＳによりバックライト光
等からさえぎっているので、ＴＰＴのオフ特性を良くす
ることができ、また遮光１１１ＬＳはコンデンサ配線Ｃ
Ｌと同一レベルの層（層ｃ２）で形成しているため、プ
ロセス工程数が増えることもない。

【図面の簡単な説明】

第１Ｗｉは、本発明の実施例１であるアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の一画
素を示す要部平面図。 第２Ａ図は、前記第１図のｍＡ−Ｉ［Ａ切断線で切った
部分とシール部周辺部の断面図、第２Ｂ図は、第王図の
■Ｂ−ＴＩＢ切断線における断面図、 第３図は、前記第１図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は、前記彫工図に示す画素の所定の層
のみを描いた平面図、 第７図は、前記第３図に示す画素電極層とカラーフィル
タ層のみを描いたとを重ね合せた状態における要部平面
図、 第８図はアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等他回路図、第９図は、彫工
図に記載される画素の等他回路図。 第１０図は、映像信号線、垂直走査信号線及び容量電極
線とそれらの接続端子配置を示す平面図。 第１１図は本発明の他の実施例を示す平面図、第１２Ａ
図及び第１２Ｂ図は第１１図に対応する断面図。 第１３図は本発明の更に他の実施例を示す平面図である
。 図中、ＳＵＢ・・・透明ガラス基板、ＣＬ・・・容量電
極線、ＧＬ・・・走査信号線、ＤＬ・・・映像信号線、
Ｇ工・・・絶縁膜、Ｇ′ｒ・・・ゲート電極、ＡＳ・・
・ｉ型半導体層、ＳＤ・・・ソース電極又はドレイン電
極、ＰＳＶ・・・保護膜、ＬＳ・・・遮光膜、ＬＣ・・
・液晶、”Ｉ”　ト”　Ｔ・・・薄膜トランジスタ、Ｉ
ＴＯ・・・透明電極、ｇｙｄ・・・導電膜、Ｃａｄｄ・
・・保持容量素子、　Ｃｇｓ・・・重ね合せ容量、Ｃｐ
ｉｘ・・・液晶容量である（英文字の後の数字の添字は
省略）。 Ｌｃ

Claims (1)

1. 【特許請求の範囲】 １、島状に形成された半導体層を有する薄膜トランジス
   タと、画素電極とコンデンサを含む画素を複数配列して
   なり、上記コンデンサの配線層を不透明材料で形成して
   なり、上記配線層と同じレベルの層で形成されたパター
   ンを上記半導体層に平面上で重なるように設けたことを
   特徴とする表示装置。 ２、上記パターンは上記半導体層より広いことを特徴と
   する特許請求の範囲第１項記載の表示装置。