JPH0359627B2 - - Google Patents
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- Publication number
- JPH0359627B2 JPH0359627B2 JP9251181A JP9251181A JPH0359627B2 JP H0359627 B2 JPH0359627 B2 JP H0359627B2 JP 9251181 A JP9251181 A JP 9251181A JP 9251181 A JP9251181 A JP 9251181A JP H0359627 B2 JPH0359627 B2 JP H0359627B2
- Authority
- JP
- Japan
- Prior art keywords
- latch circuit
- computer
- timing
- video
- switchers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/268—Signal distribution or switching
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Studio Circuits (AREA)
Description
【発明の詳細な説明】
本発明はテレビジヨンスイツチヤー制御方式に
関する。
関する。
従来ビデオスイツチヤーの制御をコンピユータ
で行う場合、複数個のスイツチヤーを同一タイミ
ングで切替えることは困難であつた。何故なら
ば、コンピユータと入出力インターフエースとは
バスラインを用い、時分割で信号の伝送が行われ
るため、同時制御を必要とする場合でも、わずか
の時間差で順次制御していた。このため、テレビ
ジヨンの同一垂直周期のタイミング（例えば同一
垂直ブランキング期間）で切替わらないことがあ
り問題となつていた。
で行う場合、複数個のスイツチヤーを同一タイミ
ングで切替えることは困難であつた。何故なら
ば、コンピユータと入出力インターフエースとは
バスラインを用い、時分割で信号の伝送が行われ
るため、同時制御を必要とする場合でも、わずか
の時間差で順次制御していた。このため、テレビ
ジヨンの同一垂直周期のタイミング（例えば同一
垂直ブランキング期間）で切替わらないことがあ
り問題となつていた。
またこの種の問題を解決するに行われている、
コンピユータタイミングでラツチするラツチ回路
の後に同一垂直タイミングでラツチするラツチ回
路を備えた方式は２段のラツチ回路を必要とする
ため経済性、信頼性の面で問題があつた。
コンピユータタイミングでラツチするラツチ回路
の後に同一垂直タイミングでラツチするラツチ回
路を備えた方式は２段のラツチ回路を必要とする
ため経済性、信頼性の面で問題があつた。
したがつて、本発明の目的は従来の欠点を除き
２段のラツチを用いることなく複数のスイツチヤ
ーを同一タイミングで切替えることができるビデ
オスイツチヤー制御方式を提供することである。
２段のラツチを用いることなく複数のスイツチヤ
ーを同一タイミングで切替えることができるビデ
オスイツチヤー制御方式を提供することである。
本発明によれば、コンピユータタイミングでコ
ンピユータからのデータをラツチする第１のラツ
チ回路の他に、テレビ垂直タイミングのトリガ
（垂直トリガパルス）でオン、オフするゲート回
路を有し、第１のラツチ回路の出力をゲート回路
で制御することにより、上記欠点を解決し、複数
のビデオスイツチヤーを同一タイミングで切替え
ることを可能にしたビデオスイツチヤー制御方式
が得られる。
ンピユータからのデータをラツチする第１のラツ
チ回路の他に、テレビ垂直タイミングのトリガ
（垂直トリガパルス）でオン、オフするゲート回
路を有し、第１のラツチ回路の出力をゲート回路
で制御することにより、上記欠点を解決し、複数
のビデオスイツチヤーを同一タイミングで切替え
ることを可能にしたビデオスイツチヤー制御方式
が得られる。
次に本発明の一実施例の図面を参照して本発明
を詳細に説明する。
を詳細に説明する。
図面は本発明の一実施例を説明するブロツク図
である。
である。
本実施例は最も基本となる関連する２つのビデ
オスイツチヤーの同時制御動作を説明したもので
あるが同様の方法により２つ以上の任意の数のビ
デオスイツチヤーを制御することが出来る。図面
に於いて、１１はコンピユータタイミングのクロ
ツクパルス入力端子、１２は第１のラツチ回路で
データバスラインDBを介して入力されるデータ
はラツチ回路１２でコンピユータから端子１１を
介して送られているクロツクパルスのタイミング
でラツチされる。３１はコンピユータから出力さ
れるスイツチヤー制御出力信号の入力端子で、
こゝへの入力信号は、第２のラツチ回路３２でコ
ンピユータから端子６１を介して送られてくるコ
ンピユータのクロツクパルスタイミングでラツチ
される。３３は第３のラツチ回路で、第２のラツ
チ回路の出力を端子５１から入る垂直トリガーパ
ルスにより再度ラツチする。１３はゲート回路
で、第１のラツチ回路１２の出力を第３のラツチ
回路３３の出力によつてゲートする。端子４１は
コンピユータタイミングによるリセツト信号の入
力端子である。
オスイツチヤーの同時制御動作を説明したもので
あるが同様の方法により２つ以上の任意の数のビ
デオスイツチヤーを制御することが出来る。図面
に於いて、１１はコンピユータタイミングのクロ
ツクパルス入力端子、１２は第１のラツチ回路で
データバスラインDBを介して入力されるデータ
はラツチ回路１２でコンピユータから端子１１を
介して送られているクロツクパルスのタイミング
でラツチされる。３１はコンピユータから出力さ
れるスイツチヤー制御出力信号の入力端子で、
こゝへの入力信号は、第２のラツチ回路３２でコ
ンピユータから端子６１を介して送られてくるコ
ンピユータのクロツクパルスタイミングでラツチ
される。３３は第３のラツチ回路で、第２のラツ
チ回路の出力を端子５１から入る垂直トリガーパ
ルスにより再度ラツチする。１３はゲート回路
で、第１のラツチ回路１２の出力を第３のラツチ
回路３３の出力によつてゲートする。端子４１は
コンピユータタイミングによるリセツト信号の入
力端子である。
クロツクパルス入力端子２１、第１のラツチ回
路２２、ゲート回路２３はもう１つのビデオスイ
ツチ制御回路を構成するもので、入力端子１１、
第１のラツチ回路１２、ゲート回路１３と対応し
ている。
路２２、ゲート回路２３はもう１つのビデオスイ
ツチ制御回路を構成するもので、入力端子１１、
第１のラツチ回路１２、ゲート回路１３と対応し
ている。
今、入力端子１１、第１のラツチ回路１２、ゲ
ート回路１３で制御されるスイツチヤー（以下前
列のスイツチヤーと称す）と、入力端子２１、第
１のラツチ回路２２、ゲート回路２３で制御され
るスイツチヤー（以下後列のスイツチヤーと称
す）とを同一タイミングで制御する場合について
動作を説明する。関連するスイツチを制御する場
合、コンピユータはデータバスラインDBを介し
て、前列と後列のスイツチ情報を時分割で伝送
し、これらは順次、第１のラツチ回路１２，２２
へホールドされる。
ート回路１３で制御されるスイツチヤー（以下前
列のスイツチヤーと称す）と、入力端子２１、第
１のラツチ回路２２、ゲート回路２３で制御され
るスイツチヤー（以下後列のスイツチヤーと称
す）とを同一タイミングで制御する場合について
動作を説明する。関連するスイツチを制御する場
合、コンピユータはデータバスラインDBを介し
て、前列と後列のスイツチ情報を時分割で伝送
し、これらは順次、第１のラツチ回路１２，２２
へホールドされる。
この様に関連するスイツチ情報は時分割でラツ
チ回路へ伝送されるためホールドされるタイミン
グは絶対に同一にはならない。
チ回路へ伝送されるためホールドされるタイミン
グは絶対に同一にはならない。
スイツチ情報を伝送の後コンピユータからスイ
ツチヤー制御出力信号を端子３１に受けることに
より第２のラツチ回路３２がコンピユータタイミ
ングでオンになる。第２のラツチ回路のオン信号
は垂直トリガーパルスにより第３のラツチ回路３
３をオンにしゲート回路１３，２３を全く同一タ
イミングで開き、関連するビデオスイツチヤーの
制御は同一タイミングで行われる。ビデオスイツ
チヤーの制御信号は一定の時間経過の後コンピユ
ータから出力されるリセツト信号によりリセツト
されパルス化された制御信号となる。
ツチヤー制御出力信号を端子３１に受けることに
より第２のラツチ回路３２がコンピユータタイミ
ングでオンになる。第２のラツチ回路のオン信号
は垂直トリガーパルスにより第３のラツチ回路３
３をオンにしゲート回路１３，２３を全く同一タ
イミングで開き、関連するビデオスイツチヤーの
制御は同一タイミングで行われる。ビデオスイツ
チヤーの制御信号は一定の時間経過の後コンピユ
ータから出力されるリセツト信号によりリセツト
されパルス化された制御信号となる。
本発明は以上説明した様にゲート回路と、ゲー
トの制御を行う２段のラツチ回路により、後段の
ラツチ回路へ加わるタイミングパルスを垂直トリ
ガパルスで制御することにより、関連するビデオ
スイツチを垂直トリガパルスと同一タイミングで
切替可能ならしめるもので、その工業的価値はき
わめて大きい。
トの制御を行う２段のラツチ回路により、後段の
ラツチ回路へ加わるタイミングパルスを垂直トリ
ガパルスで制御することにより、関連するビデオ
スイツチを垂直トリガパルスと同一タイミングで
切替可能ならしめるもので、その工業的価値はき
わめて大きい。
図面は本発明の一実施例を示したブロツク図。
図に於いて、１１，２１，６１……CPUタイ
ミングクロツクパルス入力端子、１２，２２……
第１のラツチ回路、１３，２３……ゲート回路、
３１……CPUタイミング制御出力信号入力端子、
４１……リセツト信号入力端子、５１……垂直ト
リガーパルス入力端子、３２……第２のラツチ回
路、３３……第３のラツチ回路。
ミングクロツクパルス入力端子、１２，２２……
第１のラツチ回路、１３，２３……ゲート回路、
３１……CPUタイミング制御出力信号入力端子、
４１……リセツト信号入力端子、５１……垂直ト
リガーパルス入力端子、３２……第２のラツチ回
路、３３……第３のラツチ回路。
Claims (1)
- １ コンピユータにより複数のビデオスイツチヤ
ーを制御するビデオスイツチヤー制御方式であつ
て、前記複数のビデオスイツチヤーにそれぞれ対
応して設けられコンピユータからのスイツチヤー
指定データをコンピユータの命令実行タイミング
でラツチする複数の第１のラツチ回路と、コンピ
ユータからのスイツチヤー制御出力信号をコンピ
ユータの命令実行タイミングでラツチする第２の
ラツチ回路と、前記第２のラツチ回路の出力をテ
レビジヨン垂直同期のタイミングでラツチする第
３のラツチ回路と、前記複数のビデオスイツチヤ
ーにそれぞれ対応して設けられ前記複数の第１の
ラツチ回路の出力を前記第３のラツチ回路の出力
でそれぞれ制御する複数のゲート回路とを具備
し、前記複数のゲート回路の出力で前記複数のビ
デオスイツチヤーをそれぞれ切替えることを特徴
とするビデオスイツチヤー制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9251181A JPS57207485A (en) | 1981-06-16 | 1981-06-16 | Control system for video switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9251181A JPS57207485A (en) | 1981-06-16 | 1981-06-16 | Control system for video switching device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57207485A JPS57207485A (en) | 1982-12-20 |
| JPH0359627B2 true JPH0359627B2 (ja) | 1991-09-11 |
Family
ID=14056334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9251181A Granted JPS57207485A (en) | 1981-06-16 | 1981-06-16 | Control system for video switching device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57207485A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4684823A (en) * | 1984-01-16 | 1987-08-04 | The Grass Valley Group, Inc. | Monolithic switch with selective latch control |
-
1981
- 1981-06-16 JP JP9251181A patent/JPS57207485A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57207485A (en) | 1982-12-20 |
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