JPH09330596A - 不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 強誘電体メモリ等の不揮発性記憶装置の低消
費電力化を図る。 【解決手段】 強誘電体キャパシタＣｓ又はＣｓｂなら
びにアドレス選択ＭＯＳＦＥＴＱｓｔ又はＱｓｂからな
る強誘電体メモリセルの一対のメモリアレイＡＲＹＬ及
びＡＲＹＲと、これらのアレイの相補ビット線ＢＬ０＊
〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊に対応して設け
られるセンスアンプＳＡとを具備する強誘電体メモリ等
において、各相補ビット線をＣｓｔ及びＣｓｂのプレー
トに供給される電圧ＶＰＬ又はＶＰＲと同じ電位Ｖｑ又
は３Ｖｑにプリチャージする。また、例えば相補ビット
線ＢＲ０＊〜ＢＲｎ＊のビット線容量を、例えばＢＬ０
＊〜ＢＬｎ＊に対するダミー容量として利用し、ワード
線の選択動作が終了した後、相補ビット線ＢＬ０＊と対
応するＢＲ０＊つまりダミー容量との間を択一的に接続
状態にするとともに、センスアンプＳＡの例えばＢＬ０
＊に対応する単位増幅回路のみを択一的に動作状態とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は不揮発性記憶装置
に関し、例えば、強誘電体メモリならびにその低消費電
力化に利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】強誘電体キャパシタ及びアドレス選択Ｍ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）を含む強誘電体メ
モリセルが格子状に配置されてなるメモリアレイをその
基本構成要素とする強誘電体メモリ等の不揮発性記憶装
置が、例えば、特開平６−２４３６９０号公報等に記載
されている。これらの強誘電体メモリは、メモリアレイ
の各ビット線に対応して設けられ選択された強誘電体メ
モリセルから各ビット線に出力される微小読み出し信号
を増幅し、再書き込みするための複数の単位増幅回路を
含むセンスアンプを具備する。

【０００３】

【発明が解決しようとする課題】上記に記載されるよう
な従来の強誘電体メモリでは、選択された強誘電体メモ
リセルの保持情報を分極反転により読み出すいわゆる破
壊読み出しが行われ、通常のダイナミック型ＲＡＭ（ラ
ンダムアクセスメモリ）等と同様、読み出し情報の再書
き込みを必要とする。また、強誘電体メモリでは、ワー
ド線単位の選択動作が行われ、メモリアレイでは、指定
されたワード線に結合される所定数の強誘電体メモリセ
ルが一斉に選択状態とされる。このため、センスアンプ
の各単位増幅回路は、コモンソース線に電源電圧ＶＣＣ
及び接地電位ＶＳＳが供給されることで選択的にかつ一
斉に動作状態とされ、対応するビット線上の微小読み出
し信号を電源電圧ＶＣＣのようなハイレベル又は接地電
位ＶＳＳのようなロウレベルの２値読み出し信号とす
る。これらの２値読み出し信号は、選択ワード線に結合
される所定数の強誘電体メモリセルに再書き込みされる
とともに、外部から入力されたＹアドレス信号に従って
選択的にメインアンプに伝達され、出力バッファからデ
ータ出力端子を介して強誘電体メモリの外部に出力され
る。

【０００４】つまり、従来の強誘電体メモリでは、Ｙア
ドレス信号によって指定される１ないし数ビットの読み
出し信号が選択的に出力されるだけであるにもかかわら
ず、メモリアレイを構成する強誘電体メモリセルがワー
ド線単位で一斉に選択状態とされ、その保持情報が破壊
・再書き込みされるとともに、センスアンプを構成する
多数の単位増幅回路が一斉に動作状態とされ、しかもそ
の都度メモリアレイの各ビット線のプリチャージ動作が
繰り返される。この結果、センスアンプ及びビット線プ
リチャージ回路の所要動作電流が大きくなり、大規模化
・大容量化が進みつつある強誘電体メモリの低消費電力
化が阻害されている。

【０００５】この発明の目的は、大規模化・大容量化が
進みつつある強誘電体メモリ等の不揮発性記憶装置の低
消費電力化を図ることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、強誘電体キャパシタ及びアド
レス選択ＭＯＳＦＥＴからなる強誘電体メモリセルが格
子状に配置されてなるメモリアレイと、メモリアレイの
各ビット線に対応して設けられる複数の単位増幅回路を
含むセンスアンプとを具備する強誘電体メモリ等の不揮
発性記憶装置において、メモリアレイのビット線を強誘
電体メモリセルの強誘電体キャパシタのプレートに供給
されるプレート電圧と同電位にプリチャージする。ま
た、このプレート電圧とは異なる電位にプリチャージさ
れるダミー容量を設け、指定されたワード線の選択動作
が終了した後、ダミー容量と指定されたビット線との間
を接続するとともに、センスアンプの指定されたビット
線に対応する単位増幅回路のみを選択的に動作状態とす
る。さらに、強誘電体メモリ等が選択的に活性状態とさ
れる複数のメモリアレイを具備する場合、隣接するメモ
リアレイのビット線を異なる電位にプリチャージし、非
活性状態にあるメモリアレイの各ビット線の容量を活性
状態にあるメモリアレイの各ビット線に対する上記ダミ
ー容量として利用する。

【０００８】上記した手段によれば、ダミー容量として
特別な容量を追加することなく、また選択ワード線に結
合される非選択メモリセルの保持情報を破壊することな
く、センスアンプの単位増幅回路を選択的に動作状態と
することができるとともに、非選択メモリセルに対応す
るビット線のプリチャージ電位をディスチャージするこ
となくそのまま保持することができる。これらの結果、
センスアンプ及びビット線プリチャージ回路の所要動作
電流を削減し、大規模化・大容量化が進みつつある強誘
電体メモリ等の低消費電力化を図ることができる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
強誘電体メモリ（不揮発性記憶装置）の一実施例のブロ
ック図が示されている。同図をもとに、まずこの実施例
の強誘電体メモリの構成及び動作の概要を説明する。な
お、図１の各ブロックを構成する回路素子は、特に制限
されないが、公知のＭＯＳＦＥＴ集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板面上に
形成される。

【００１０】図１において、この実施例の強誘電体メモ
リは、半導体基板面積の大半を占めて配置される一対の
メモリアレイＡＲＹＬ及びＡＲＹＲをその基本構成要素
とする。メモリアレイＡＲＹＬ及びＡＲＹＲ、後述する
ように、図の垂直方向に平行して配置されるｍ＋１本の
ワード線ＷＬ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍと、図
の水平方向に平行して配置されるｎ＋１組の相補ビット
線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊（こ
こで、例えば非反転ビット線ＢＬ０Ｔ及び反転ビット線
ＢＬ０Ｂを、合わせて相補ビット線ＢＬ０＊のように＊
を付して表す。また、それが有効とされるとき選択的に
ハイレベルとされるいわゆる非反転ビット線等について
は、その名称の末尾にＴを付して表し、それが有効とさ
れるとき選択的にロウレベルとされる反転ビット線等に
ついては、Ｂを付して表す。以下同様）とをそれぞれ含
む。これらのワード線及び相補ビット線の交点には、そ
れぞれ強誘電体メモリセル及びアドレス選択ＭＯＳＦＥ
Ｔからなる（ｍ＋１）×（ｎ＋１）対の強誘電体メモリ
セルが格子状に配置される。

【００１１】なお、メモリアレイＡＲＹＬ及びＡＲＹＲ
を構成するすべての強誘電体メモリセルの強誘電体キャ
パシタのプレートには、図示されない内部電圧発生回路
から所定のプレート電圧ＶＰＬ又はＶＰＲが供給され
る。この実施例において、メモリアレイＡＲＹＬに対す
るプレート電圧ＶＰＬは、電源電圧ＶＣＣの４分の１の
電位つまりＶＣＣ／４なる絶対値の電位Ｖｑとされ、メ
モリアレイＡＲＹＲに対するプレート電圧ＶＰＲは、電
源電圧ＶＣＣの４分の３の電位つまり３ＶＣＣ／４なる
絶対値の電位３Ｖｑとされる。プレート電圧ＶＰＬ及び
ＶＰＲがこのような電位とされる理由については、後で
明らかになろう。

【００１２】メモリアレイＡＲＹＬ及びＡＲＹＲを構成
するワード線ＷＬ０〜ＷＬｍならびにＷＲ０〜ＷＲｍ
は、その下方において対応するＸアドレスデコーダＸＤ
Ｌ又はＸＤＲに結合され、それぞれ択一的に選択レベル
とされる。ＸアドレスデコーダＸＤＬ及びＸＤＲには、
ＸアドレスバッファＸＢからｉ＋１ビットの内部アドレ
ス信号Ｘ０〜Ｘｉが共通に供給され、クロック発生回路
ＣＧから内部制御信号ＸＧが共通に供給される。また、
ＸアドレスバッファＸＢには、Ｘアドレス入力端子ＡＸ
０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供
給され、クロック発生回路ＣＧから内部制御信号ＡＬが
供給される。

【００１３】ＸアドレスバッファＸＢは、強誘電体メモ
リが選択状態とされるとき、Ｘアドレス入力端子ＡＸ０
〜ＡＸｉを介して入力されるＸアドレス信号ＡＸ０〜Ａ
Ｘｉを内部制御信号ＡＬに従って取り込み、保持すると
ともに、これらのＸアドレス信号をもとに内部アドレス
信号Ｘ０〜Ｘｉを形成し、ＸアドレスデコーダＸＤに供
給する。また、ＸアドレスデコーダＸＤは、内部制御信
号ＸＧがハイレベルとされかつ例えば最上位ビットの内
部アドレス信号Ｘｉがハイレベル又はロウレベルとされ
ることでそれぞれ選択的に動作状態とされ、Ｘアドレス
バッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘ
ｉをデコードして、メモリアレイＡＲＹＬ又はＡＲＹＲ
の対応するワード線ＷＬ０〜ＷＬｍあるいはＷＲ０〜Ｗ
Ｒｍを択一的に高電圧ＶＣＨのような選択レベルとす
る。なお、最上位ビットの内部アドレス信号Ｘｉは、Ｙ
アドレスデコーダＹＤにも供給される。また、高電圧Ｖ
ＣＨは、電源電圧ＶＣＣより少なくとも強誘電体メモリ
セルのアドレス選択ＭＯＳＦＥＴのしきい値電圧分以上
高い正電位とされる。

【００１４】次に、メモリアレイＡＲＹＬ及びＡＲＹＲ
を構成する相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢ
Ｒ０＊〜ＢＲｎ＊は、ビット線プリチャージ回路ＰＬ又
はＰＲを介してセンスアンプＳＡの対応する単位回路に
結合される。センスアンプＳＡには、Ｙアドレスデコー
ダＹＤから図示されないシェアド制御信号ＳＨＬ０〜Ｓ
ＨＬｎならびにＳＨＲ０〜ＳＨＲｎ，コモンソース線信
号ＣＳＰ０〜ＣＳＰｎならびにＣＳＮ０〜ＣＳＮｎ，ビ
ット線選択信号ＹＳ０〜ＹＳｎが供給される。また、ビ
ット線プリチャージ回路ＰＣ及びＰＬには、クロック発
生回路ＣＧからプリチャージ制御信号ＰＣが共通に供給
されるとともに、内部電圧発生回路から所定のプリチャ
ージ電圧ＶＣＬ及びＶＣＲがそれぞれ供給される。

【００１５】ビット線プリチャージ回路ＰＬ及びＰＲ
は、メモリアレイＡＲＹＬ又はＡＲＹＲの相補ビット線
ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊に対応
して設けられるｎ＋１個の単位回路をそれぞれ含み、こ
れらの単位回路のそれぞれは、直並列結合されるＮチャ
ンネル型の３個のプリチャージＭＯＳＦＥＴを含む。ビ
ット線プリチャージ回路ＰＬ及びＰＲの各単位回路を構
成する３個のプリチャージＭＯＳＦＥＴは、プリチャー
ジ制御信号ＰＣのハイレベルを受けて選択的にかつ一斉
にオン状態となり、メモリアレイＡＲＹＬ又はＡＲＹＲ
の対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢ
Ｒ０＊〜ＢＲｎ＊の非反転及び反転信号線をプリチャー
ジ電圧ＶＣＬ又はＶＣＲにそれぞれプリチャージする。

【００１６】センスアンプＳＡは、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊なら
びにＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ＋１個
の単位回路を含み、これらの単位回路のそれぞれは、一
対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差結合さ
れてなる単位増幅回路を含む。各単位回路の単位増幅回
路の相補入出力ノードは、その左側において対応する一
対のＮチャンネル型のシェアドＭＯＳＦＥＴを介してメ
モリアレイＡＲＹＬの対応する相補ビット線ＢＬ０＊〜
ＢＬｎ＊に結合され、その右側において対応する他の一
対のＮチャンネル型のシェアドＭＯＳＦＥＴを介してメ
モリアレイＡＲＹＲの対応する相補ビット線ＢＲ０＊〜
ＢＲｎ＊に結合される。また、対応する一対のＮチャン
ネル型のスイッチＭＯＳを介して相補共通データ線ＣＤ
＊に結合される。

【００１７】センスアンプＳＡの各単位回路の単位増幅
回路を構成する２個のＰチャンネルＭＯＳＦＥＴ及びＮ
チャンネルＭＯＳＦＥＴのソースはそれぞれ共通結合さ
れ、ＹアドレスデコーダＹＤから対応するコモンソース
線信号ＣＳＰ０〜ＣＳＰｎあるいはＣＳＮ０〜ＣＳＮｎ
がそれぞれ供給される。また、各単位回路の左側に設け
られたシェアドＭＯＳＦＥＴ対のゲートには、対応する
シェアド制御信号ＳＨＬ０〜ＳＨＬｎがそれぞれ供給さ
れ、右側に設けられたシェアドＭＯＳＦＥＴ対のゲート
には、対応するシェアド制御信号ＳＨＲ０〜ＳＨＲｎが
それぞれ供給される。各単位回路のスイッチＭＯＳＦＥ
Ｔ対のゲートには、対応するビット線選択信号ＹＳ０〜
ＹＳｎがそれぞれ供給される。

【００１８】これにより、センスアンプＳＡの各単位回
路の左側に設けられたシェアドＭＯＳＦＥＴ対は、対応
するシェアド制御信号ＳＨＬ０〜ＳＨＬｎのハイレベル
を受けて択一的にオン状態となり、メモリアレイＡＲＹ
Ｌの対応する相補ビット線と対応する単位増幅回路の相
補入出力ノードとの間を選択的に接続状態とする。ま
た、各単位回路の右側に設けられたシェアドＭＯＳＦＥ
Ｔ対は、対応するシェアド制御信号ＳＨＲ０〜ＳＨＲｎ
のハイレベルを受けて択一的にオン状態となり、メモリ
アレイＡＲＹＲの対応する相補ビット線と対応する単位
増幅回路の相補入出力ノードとの間を選択的に接続状態
とする。

【００１９】一方、センスアンプＳＡの各単位回路を構
成する単位増幅回路は、対応するコモンソース線信号Ｃ
ＳＰ０〜ＣＳＰｎあるいはＣＳＮ０〜ＣＳＮｎがそれぞ
れ電位２Ｖｑ又は電源電圧ＶＣＣあるいは接地電位ＶＳ
Ｓ又は電位２Ｖｑのような有効レベルとされることで択
一的に動作状態とされ、メモリアレイＡＲＹＬ又はＡＲ
ＹＲの選択ワード線に結合された強誘電体メモリセルか
ら対応する相補ビット線を介して出力される微小読み出
し信号を増幅して、電位２Ｖｑ又は電源電圧ＶＣＣのよ
うなハイレベルあるいは接地電位ＶＳＳ又は電位２Ｖｑ
のようなロウレベルの２値読み出し信号とする。さら
に、各単位回路を構成するスイッチＭＯＳＦＥＴ対は、
対応するビット線選択信号ＹＳ０〜ＹＳｎのハイレベル
を受けて択一的にオン状態となり、対応する単位回路つ
まり単位増幅回路の相補入出力ノードと相補共通データ
線ＣＤ＊との間を選択的に接続状態とする。

【００２０】なお、メモリアレイＡＲＹＬ及びＡＲＹＲ
ならびにその周辺部の具体的構成及び動作については、
後で詳細に説明する。

【００２１】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｊが供給されるとともに、ＸアドレスバッファＸＢ
から最上位ビットの内部アドレス信号Ｘｉが供給され、
クロック発生回路ＣＧから内部制御信号ＹＧ，ＳＨ１〜
ＳＨ２，ＣＳならびにＹＳが供給される。また、Ｙアド
レスバッファＹＢには、Ｙアドレス入力端子ＡＹ０〜Ａ
Ｙｊを介してＹアドレス信号ＡＹ０〜ＡＹｊが供給さ
れ、クロック発生回路ＣＧから内部制御信号ＡＬが供給
される。なお、内部制御信号ＳＨ１〜ＳＨ２は、上記シ
ェアド制御信号ＳＨＬ０〜ＳＨＬｎあるいはＳＨＲ０〜
ＳＨＲｎを択一的にハイレベルとすべき所定のタイミン
グで選択的に電源電圧ＶＣＣのようなハイレベルとされ
る。また、内部制御信号ＣＳは、コモンソース線信号Ｃ
ＳＰ０〜ＣＳＰｎならびにＣＳＮ０〜ＣＳＮｎを択一的
に有効レベルとすべき所定のタイミングで選択的にハイ
レベルとされ、内部制御信号ＹＳは、ビット線選択信号
ＹＳ０〜ＹＳｎを択一的にハイレベルとすべき所定のタ
イミングで選択的にハイレベルとされる。

【００２２】ＹアドレスバッファＹＢは、強誘電体メモ
リが選択状態とされるとき、Ｙアドレス入力端子ＡＹ０
〜ＡＹｊを介して入力されるＹアドレス信号ＡＹ０〜Ａ
Ｙｊを内部制御信号ＡＬに従って取り込み、保持すると
ともに、これらのＹアドレス信号をもとに内部アドレス
信号Ｙ０〜Ｙｊを形成し、ＹアドレスデコーダＹＤに供
給する。また、ＹアドレスデコーダＹＤは、内部制御信
号ＹＧのハイレベルを受けて選択的に動作状態とされ、
ＹアドレスバッファＹＢから供給される内部アドレス信
号Ｙ０〜Ｙｉをデコードする。そして、内部アドレス信
号Ｘｉに従ってメモリアレイＡＲＹＬ又はＡＲＹＲのい
ずれが活性状態とされるかを判定するとともに、内部制
御信号ＳＨ１及びＳＨ２に従って前記シェアド制御信号
ＳＨＬ０〜ＳＨＬｎならびにＳＨＲ０〜ＳＨＲｎを選択
的に高電圧ＶＣＨのようなハイレベルとし、内部制御信
号ＣＳ及びＹＳに従ってコモンソース線信号ＣＳＰ０〜
ＣＳＰｎ，ＣＳＮ０〜ＣＳＮｎならびにビット線選択信
号ＹＳ０〜ＹＳｎを択一的に所定の有効レベル又は電源
電圧ＶＣＣのハイレベルとする。

【００２３】相補共通データ線ＣＤ＊は、メインアンプ
ＭＡに結合され、このメインアンプＭＡは、ライトアン
プ及びリードアンプを含む。このうち、ライトアンプの
入力端子は入力バッファＩＢの出力端子に結合され、そ
の出力端子は相補共通データ線ＣＤ＊に結合される。ま
た、リードアンプの入力端子は相補共通データ線ＣＤ＊
に結合され、その出力端子は出力バッファＯＢの入力端
子に結合される。入力バッファＩＢの入力端子はデータ
入力端子Ｄｉｎに結合され、出力バッファＯＢの出力端
子はデータ出力端子Ｄｏｕｔに結合される。メインアン
プＭＡのライトアンプには、クロック発生回路ＣＧから
図示されない内部制御信号ＷＣが供給され、出力バッフ
ァＯＢには内部制御信号ＯＣが供給される。

【００２４】入力バッファＩＢは、強誘電体メモリが書
き込みモードで選択状態とされるとき、データ入力端子
Ｄｉｎを介して入力される書き込みデータを取り込み、
メインアンプＭＡのライトアンプに伝達する。このと
き、メインアンプＭＡのライトアンプは、内部制御信号
ＷＣのハイレベルを受けて選択的に動作状態とされ、入
力バッファＩＢから伝達される書き込みデータを所定の
相補書き込み信号とした後、相補共通データ線ＣＤ＊か
らセンスアンプＳＡを介してメモリアレイＡＲＹＬ又は
ＡＲＹＲの選択された１対の強誘電体メモリセルに書き
込む。

【００２５】一方、メインアンプＭＡのリードアンプ
は、強誘電体メモリが読み出しモードで選択状態とされ
るとき、メモリアレイＡＲＹＬ又はＡＲＹＲの選択され
た１対の強誘電体メモリセルからセンスアンプＳＡ及び
相補共通データ線ＣＤ＊を介して出力される読み出し信
号を増幅し、出力バッファＯＢに伝達する。このとき、
出力バッファＯＢは、内部制御信号ＯＣのハイレベルを
受けて選択的に動作状態とされ、メインアンプＭＡのリ
ードアンプから伝達される読み出し信号をデータ出力端
子Ｄｏｕｔから強誘電体メモリの外部に出力する。

【００２６】クロック発生回路ＣＧには、外部のアクセ
ス装置から外部端子ＣＥ，ＷＥならびにＯＥＢを介し
て、起動制御信号となるチップイネーブル信号ＣＥＢ，
ライトイネーブル信号ＷＥＢならびに出力イネーブル信
号ＯＥＢが供給される。クロック発生回路ＣＧは、これ
らの起動制御信号をもとに上記各種内部制御信号等をそ
れぞれ選択的に形成して、強誘電体メモリの各部に供給
する。

【００２７】図２には、図１の強誘電体メモリに含まれ
るメモリアレイ及びその周辺部の一実施例の部分的な回
路図が示されている。同図をもとに、この実施例の強誘
電体メモリのメモリアレイＡＲＹＬ及びＡＲＹＲならび
にその周辺部の具体的構成及び動作を説明する。なお、
以下の回路図等において、そのチャンネル（バックゲー
ト）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型
であって、矢印の付されないＮチャンネルＭＯＳＦＥＴ
と区別して示される。

【００２８】図２において、メモリアレイＡＲＹＬ及び
ＡＲＹＲは、いわゆる２セル・２トランジスタ型アレイ
とされ、図の垂直方向に平行して配置されるｍ＋１本の
ワード線ＷＬ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍと、水
平方向に平行して配置されるｎ＋１組の相補ビット線Ｂ
Ｌ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊とをそれ
ぞれ含む。これらのワード線及び相補ビット線の交点に
は、強誘電体キャパシタＣｓｔ及びアドレス選択ＭＯＳ
ＦＥＴＱｓｔあるいは強誘電体キャパシタＣｓｂ及びア
ドレス選択ＭＯＳＦＥＴＱｓｂからなるそれぞれ（ｍ＋
１）×（ｎ＋１）対の強誘電体メモリセルが格子状に配
置される。

【００２９】メモリアレイＡＲＹＬ及びＡＲＹＲの同一
列に配置されるｍ＋１対のメモリセルの強誘電体キャパ
シタＣｓｔ及びＣｓｂの一方の電極は、対応するアドレ
ス選択ＭＯＳＦＥＴＱｓｔ又はＱｓｂを介して対応する
相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜Ｂ
Ｒｎ＊の非反転又は反転信号線にそれぞれ共通結合され
る。また、メモリアレイＡＲＹＬ及びＡＲＹＲの同一行
に配置されるｎ＋１対のメモリセルのアドレス選択ＭＯ
ＳＦＥＴＱｓｔ及びＱｓｂのゲートは、対応するワード
線ＷＬ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍにそれぞれ共
通結合される。メモリアレイＡＲＹＬ及びＡＲＹＲを構
成するすべてのメモリセルの強誘電体キャパシタＣｓｔ
及びＣｓｂの他方の電極つまりプレートには、所定のプ
レート電圧ＶＰＬ又はＶＰＲがそれぞれ共通に供給され
る。

【００３０】メモリアレイＡＲＹＬ及びＡＲＹＲを構成
するワード線ＷＬ０〜ＷＬｍならびにＷＲ０〜ＷＲｍ
は、強誘電体メモリが非選択状態とされるとき、接地電
位ＶＳＳのような非選択レベルとされ、選択状態とされ
ると、内部アドレス信号Ｘ０〜Ｘｉに従って択一的に高
電圧ＶＣＨのような選択レベルとされる。また、相補ビ
ット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊
の非反転及び反転信号線は、強誘電体メモリが非選択状
態とされるとき、後述するビット線プリチャージ回路Ｐ
Ｌ又はＰＲの対応する単位回路によってプリチャージ電
圧ＶＣＬ又はＶＣＲつまり電位Ｖｑ又は３Ｖｑにプリチ
ャージされる。さらに、メモリアレイＡＲＹＬの各強誘
電体メモリセルに供給されるプレート電圧ＶＰＬは、電
位ＶｑつまりＶＣＣ／４とされ、メモリアレイＡＲＹＲ
の各強誘電体メモリセルに供給されるプレート電圧ＶＰ
Ｒは、３Ｖｑつまり３ＶＣＣ／４とされる。

【００３１】これにより、メモリアレイＡＲＹＬ及びＡ
ＲＹＲの各強誘電体メモリセルを構成するアドレス選択
ＭＯＳＦＥＴＱｓｔ及びＱｓｂは、対応するワード線Ｗ
Ｌ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍが高電圧ＶＣＨの
選択レベルとされることで選択的にオン状態となり、強
誘電体キャパシタＣｓｔ又はＣｓｂの一方の電極と対応
する相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊
〜ＢＲｎ＊の非反転又は反転信号線との間を選択的に接
続状態とする。また、各強誘電体メモリセルを構成する
強誘電体キャパシタＣｓｔ及びＣｓｂは、その両電極間
に電界が印加されないとき、電極間材料たる強誘電体の
分極状態に応じて選択的に論理“１”又は“０”のデー
タを半永久的に保持し、その両電極間に所定の電界が印
加されることで、保持データに応じた微小読み出し信号
を出力する。強誘電体メモリを構成する強誘電体メモリ
セルの情報保持特性ならびに強誘電体メモリの各動作モ
ードにおける具体的動作については、後で詳細に説明す
る。

【００３２】次に、ビット線プリチャージ回路ＰＬ及び
ＰＲは、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビッ
ト線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊に
対応して設けられるｎ＋１個の単位回路をそれぞれ含
み、これらの単位回路のそれぞれは、直並列結合される
Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴＮ９
〜ＮＢあるいはＮＣ〜ＮＥを含む。プリチャージＭＯＳ
ＦＥＴＮ９〜ＮＢならびにＮＣ〜ＮＥのゲートには、ク
ロック発生回路ＣＧからプリチャージ制御信号ＰＣが共
通に供給され、プリチャージＭＯＳＦＥＴＮＡ及びＮＢ
ならびにＮＤ及びＮＥの共通結合されたソースには、プ
リチャージ電圧ＶＣＬ及びＶＣＲがそれぞれ共通に供給
される。なお、プリチャージ制御信号ＰＣは、強誘電体
メモリが非選択状態とされるとき、電源電圧ＶＣＣのよ
うなハイレベルとされ、選択状態とされると、所定のタ
イミングで接地電位ＶＳＳのようなロウレベルとされ
る。また、プリチャージ電圧ＶＣＬは、電位Ｖｑつまり
ＶＣＣ／４とされ、プリチャージ電圧ＶＣＲは、電位３
Ｖｑつまり３ＶＣＣ／４とされる。

【００３３】これにより、ビット線プリチャージ回路Ｐ
Ｌ及びＰＲの各単位回路を構成するプリチャージＭＯＳ
ＦＥＴＮ９〜ＮＢならびにＮＣ〜ＮＥは、強誘電体メモ
リが非選択状態とされるとき、プリチャージ制御信号Ｐ
Ｃのハイレベルを受けて一斉にオン状態とされ、メモリ
アレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜
ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の非反転及び反転
信号線を電位Ｖｑ又は３Ｖｑにそれぞれプリチャージす
る。

【００３４】一方、センスアンプＳＡは、メモリアレイ
ＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ
＊ならびにＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ
＋１個の単位回路をそれぞれ含み、これらの単位回路の
それぞれは、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャ
ンネルＭＯＳＦＥＴＮ１ならびにＰチャンネルＭＯＳＦ
ＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２からなる一
対のＣＭＯＳインバータが交差結合されてなる単位増幅
回路を含む。

【００３５】センスアンプＳＡの各単位回路の単位増幅
回路を構成するＰチャンネルＭＯＳＦＥＴＰ１及びＰ２
のソースはそれぞれ共通結合され、Ｙアドレスデコーダ
ＹＤから対応するコモンソース線信号ＣＳＰ０〜ＣＳＰ
ｎがそれぞれ供給される。また、ＮチャンネルＭＯＳＦ
ＥＴＮ１及びＮ２のソースはそれぞれ共通結合され、Ｙ
アドレスデコーダＹＤから対応するコモンソース線ＣＳ
Ｎ０〜ＣＳＮｎがそれぞれ供給される。ＭＯＳＦＥＴＰ
１及びＮ１の共通結合されたドレインつまりＭＯＳＦＥ
ＴＰ２及びＮ２の共通結合されたゲートは、それぞれ各
単位増幅回路の非反転入出力ノードＢＳ０Ｔ〜ＢＳｎＴ
となり、ＭＯＳＦＥＴＰ１及びＮ１の共通結合されたゲ
ートつまりＭＯＳＦＥＴＰ２及びＮ２の共通結合された
ドレインは、それぞれその反転入出力ノードＢＳ０Ｂ〜
ＢＳｎＢとなる。

【００３６】センスアンプＳＡの各単位回路の単位増幅
回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊は、その左
側において、Ｎチャンネル型のシェアドＭＯＳＦＥＴＮ
５及びＮ６を介してメモリアレイＡＲＹＬの対応する相
補ビット線ＢＬ０＊〜ＢＬｎ＊に結合されるとともに、
その右方において、Ｎチャンネル型のシェアドＭＯＳＦ
ＥＴＮ７及びＮ８を介してメモリアレイＡＲＹＲの対応
する相補ビット線ＢＲ０＊〜ＢＲｎ＊に結合される。シ
ェアドＭＯＳＦＥＴＮ５及びＮ６のゲートはそれぞれ共
通結合され、ＹアドレスデコーダＹＤから対応するシェ
アド制御信号ＳＨＬ０〜ＳＨＬｎがそれぞれ供給され
る。また、シェアドＭＯＳＦＥＴＮ７及びＮ８のゲート
もそれぞれ共通結合され、ＹアドレスデコーダＹＤから
対応するシェアド制御信号ＳＨＲ０〜ＳＨＲｎがそれぞ
れ供給される。

【００３７】センスアンプＳＡの各単位回路は、さらに
単位増幅回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊と
相補共通データ線ＣＤ＊との間に設けられるＮチャンネ
ル型の一対のスイッチＭＯＳＦＥＴＮ３及びＮ４をそれ
ぞれ含む。これらのスイッチＭＯＳＦＥＴＮ３及びＮ４
のゲートはそれぞれ共通結合され、Ｙアドレスデコーダ
ＹＤから対応するビット線選択信号ＹＳ０〜ＹＳｎが供
給される。

【００３８】この実施例において、センスアンプＳＡの
各単位回路のシェアドＭＯＳＦＥＴＮ５及びＮ６ならび
にＮ７及びＮ８に供給されるシェアド制御信号ＳＨＬ０
〜ＳＨＬｎならびにＳＨＲ０〜ＳＨＲｎは、強誘電体メ
モリが非選択状態とされるとき、すべて接地電位ＶＳＳ
のようなロウレベルとされ、選択状態とされると、所定
の条件で択一的に高電圧ＶＣＨのようなハイレベルとさ
れる。

【００３９】これにより、センスアンプＳＡの各単位回
路のシェアドＭＯＳＦＥＴＮ５及びＮ６ならびにＮ７及
びＮ８は、強誘電体メモリセルが選択状態とされ対応す
るシェアド制御信号ＳＨＬ０〜ＳＨＬｎあるいはＳＨＲ
０〜ＳＨＲｎがハイレベルとされることで択一的にオン
状態となり、センスアンプＳＡの対応する単位増幅回路
の相補入出力ノードＢＳ０＊〜ＢＳｎ＊とメモリアレイ
ＡＲＹＬ又はＡＲＹＲの対応する相補ビット線ＢＬ０＊
〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊との間を選択的
に接続状態とする。なお、シェアド制御信号ＳＨＬ０〜
ＳＨＬｎならびにＳＨＲ０〜ＳＨＲｎのハイレベルは、
前述のように、高電圧ＶＣＨとされるため、相補ビット
線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の非
反転及び反転信号線におけるハイレベルがシェアドＭＯ
ＳＦＥＴＮ５及びＮ６ならびにＮ７及びＮ８のしきい値
電圧により制限されることはない。

【００４０】次に、センスアンプＳＡの各単位回路の単
位増幅回路に供給されるコモンソース線信号ＣＳＰ０〜
ＣＳＰｎならびにＣＳＮ０〜ＣＳＮｎは、強誘電体メモ
リが非選択状態とされるとき、それぞれ接地電位ＶＳＳ
又は電源電圧ＶＣＣのような無効レベルとされる。ま
た、強誘電体メモリがメモリアレイＡＲＹＬを活性状態
とすべく選択状態とされるときには、所定のタイミング
で択一的にそれぞれ電位２Ｖｑ又は接地電位ＶＳＳのよ
うな有効レベルとされ、メモリアレイＡＲＹＲを活性状
態とすべく選択状態とされるときには、所定のタイミン
グで択一的にそれぞれ電源電圧ＶＣＣ又は電位２Ｖｑの
ような有効レベルとされる。言うまでもなく、電位２Ｖ
ｑは電源電圧ＶＣＣの半分つまりＶＣＣ／２である。

【００４１】これにより、センスアンプＳＡの各単位回
路の単位増幅回路は、対応するコモンソース線信号ＣＳ
Ｐ０〜ＣＳＰｎならびにＣＳＮ０〜ＣＳＮｎがそれぞれ
電位２Ｖｑ又は接地電位ＶＳＳあるいは電源電圧ＶＣＣ
又は電位２Ｖｑのような有効レベルとされることで択一
的に動作状態とされ、メモリアレイＡＲＹＬ又はＡＲＹ
Ｒの選択ワード線と対応する相補ビット線との交点に配
置される１個の強誘電体メモリセルから上記相補ビット
線を介して出力される微小読み出し信号を増幅して、電
源電圧ＶＣＣ又は電位２Ｖｑのようなハイレベルあるい
は接地電位ＶＳＳ又は電位２Ｖｑのようなロウレベルの
２値読み出し信号とする。

【００４２】一方、センスアンプＳＡの各単位回路のス
イッチＭＯＳＦＥＴＮ３及びＮ４に供給されるビット線
選択信号ＹＳ０〜ＹＳｎは、強誘電体メモリが非選択状
態とされるとき、すべて接地電位ＶＳＳのようなロウレ
ベルとされ、強誘電体メモリが選択状態とされると、内
部アドレス信号Ｙ０〜Ｙｊに従って所定のタイミングで
択一的に電源電圧ＶＣＣのようなハイレベルとされる。

【００４３】これにより、センスアンプＳＡの各単位回
路のスイッチＭＯＳＦＥＴＮ３及びＮ４は、対応するビ
ット線選択信号ＹＳ０〜ＹＳｎのハイレベルを受けて択
一的にオン状態となり、対応する単位増幅回路の相補入
出力ノードＢＳ０＊〜ＢＳｎ＊と相補共通データ線ＣＤ
＊との間を選択的に接続状態とする。

【００４４】図３には、図２のメモリアレイＡＲＹＬ及
びＡＲＹＲを構成する強誘電体メモリセルの一実施例の
情報保持特性図が示されている。同図をもとに、強誘電
体メモリのメモリアレイＡＲＹＬ及びＡＲＹＲを構成す
る強誘電体メモリセルの情報保持特性とその動作の概要
を説明する。

【００４５】図３において、メモリアレイＡＲＹＬ及び
ＡＲＹＲ構成する強誘電体メモリセルは、その強誘電体
キャパシタＣｓｔ又はＣｓｂの電極間に印加される電界
とこれらの強誘電体キャパシタの電極間材料として用い
られる強誘電体の分極との関係において図示されるよう
なヒステリシスな情報保持特性を有する。すなわち、点
Ａの状態にある初期の強誘電体は、両電極間に例えば電
位Ｖｑの絶対値に相当する正方向の電界＋Ｅｐが印加さ
れることでその状態を点Ｂに移し、正方向の最大分極＋
Ｐｐを生じる。この分極は、電界の絶対値が小さくなる
ことで徐々に低下するが、電界がゼロとなる点Ｄにおい
ても所定の残留分極を残す。一方、強誘電体の分極状態
は、逆方向の電界−Ｅｃが印加される点Ｅを境に反転
し、例えば電位Ｖｑの絶対値に相当する逆方向の電界−
Ｅｐが印加される点Ｇで逆方向の最大分極−Ｐｐを生じ
る。この分極は、電界の絶対値が小さくなることで徐々
に低下するが、電界がゼロとなる点Ｉにおいても残留分
極を残す。そして、正方向の電界＋Ｅｃが印加される点
Ｈを境に正転し、点Ｂに戻る。

【００４６】この実施例において、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊なら
びにＢＲ０＊〜ＢＲｎ＊の非反転信号線側に結合される
強誘電体メモリセルは、特に制限されないが、その強誘
電体の分極状態が図３の＋側にあるとき論理“１”のデ
ータを保持するものとされ、−側にあるとき論理“０”
のデータを保持するものとされる。また、相補ビット線
ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の反転
信号線側に結合される強誘電体メモリセルは、その強誘
電体の分極状態が図３の−側にあるとき論理“１”のデ
ータを保持するものとされ、＋側にあるとき論理“０”
のデータを保持するものとされる。強誘電体メモリセル
の強誘電体の分極状態の推移を示す各動作点について
は、後記する強誘電体メモリの具体的動作説明に際して
再三引用する。

【００４７】図４には、図１の強誘電体メモリのメモリ
アレイＡＲＹＬを活性状態とする読み出し動作の一実施
例の信号波形図が示され、図５には、その動作原理を説
明するための概念図が示されている。また、図６には、
図１の強誘電体メモリのメモリアレイＡＲＹＲを活性状
態とする読み出し動作の一実施例の信号波形図が示さ
れ、図７には、その動作原理を説明するための概念図が
示されている。これらの図をもとに、この実施例の強誘
電体メモリの読み出しモードにおける具体的動作ならび
にその特徴について説明する。なお、以下の信号波形図
及び概念図では、メモリアレイＡＲＹＬのワード線ＷＬ
０及び相補ビット線ＢＬ０＊の交点あるいはメモリアレ
イＡＲＹＲのワード線ＷＲ０及び相補ビット線ＢＲ０＊
の交点に配置され論理“１”のデータを保持する強誘電
体メモリセルが指定される場合を例示し、これを例に読
み出し動作の具体的説明を進める。また、これらの説明
は、まずメモリアレイＡＲＹＬについて説明を進め、メ
モリアレイＡＲＹＲについてはこれと異なる部分につい
てのみ説明を追加する。

【００４８】まず、図４において、チップイネーブル信
号ＣＥＢが電源電圧ＶＣＣのようなハイレベルとされ、
強誘電体メモリが非選択状態とされるとき、ビット線プ
リチャージ回路ＰＬ及びＰＲに対するプリチャージ制御
信号ＰＣは、電源電圧ＶＣＣのようなハイレベルとさ
れ、プリチャージ電圧ＶＣＬ及びＶＣＲは、それぞれ定
常的に電位Ｖｑ及び３Ｖｑとされる。また、センスアン
プＳＡに対するシェアド制御信号ＳＨＬ０〜ＳＨＬｎな
らびにＳＨＲ０〜ＳＨＲｎは、すべて接地電位ＶＳＳの
ようなロウレベルとされ、コモンソース線ＣＳＰ０〜Ｃ
ＳＰｎならびにＣＳＮ０〜ＣＳＮｎは、それぞれ接地電
位ＶＳＳ又は電源電圧ＶＣＣのような無効レベルとされ
る。さらに、メモリアレイＡＲＹＬ及びＡＲＹＲのワー
ド線ＷＬ０〜ＷＬｍならびにＷＲ０〜ＷＲｍは、すべて
接地電位ＶＳＳのような非選択レベルとされ、メモリア
レイＡＲＹＬ及びＡＲＹＲに対するプレート電圧ＶＰＬ
及びＶＰＲは、それぞれ定常的に電位Ｖｑ及び３Ｖｑと
される。

【００４９】これにより、メモリアレイＡＲＹＬ及びＡ
ＲＹＲでは、ワード線ＷＬ０〜ＷＬｍならびにＷＲ０〜
ＷＲｍの非選択レベルを受けて、すべての強誘電体メモ
リセルのアドレス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂが
オフ状態となり、その強誘電体キャパシタＣｓｔ及びＣ
ｓｂの両電極間には、実質的に電界が印加されない。ま
た、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線
ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の非反
転及び反転信号線は、ビット線プリチャージ回路ＰＬ又
はＰＲの対応するプリチャージＭＯＳＦＥＴによりプリ
チャージされ、プリチャージ電圧ＶＣＬ又はＶＣＲつま
りは電位Ｖｑ又は電位３Ｖｑとされる。このとき、メモ
リアレイＡＲＹＬ及びＡＲＹＲを構成する強誘電体メモ
リセルのそれぞれは、その強誘電体の分極状態が図３の
点Ｄ又は点Ｉのいずれかにあり、選択的に論理“１”又
は“０”のデータを保持する。

【００５０】センスアンプＳＡでは、各単位回路のシェ
アドＭＯＳＦＥＴＮ５及びＮ６ならびにＮ７及びＮ８
が、対応するシェアド制御信号ＳＨＬ０〜ＳＨＬｎなら
びにＳＨＲ０〜ＳＨＲｎのロウレベルを受けてオフ状態
とされ、各単位回路の単位増幅回路は、対応するコモン
ソース線信号ＣＳＰ０〜ＣＳＰｎならびにＣＳＮ０〜Ｃ
ＳＮｎの無効レベルを受けて非動作状態とされる。各単
位増幅回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊は、
直前サイクルによるプリチャージ電位つまり例えば電位
Ｖｑを保持するが、この電位は、センスアンプＳＡがビ
ット線プリチャージ回路に相当する回路を含まないた
め、実際には徐々に低下する。

【００５１】ところで、強誘電体メモリが非選択状態と
されるとき、例えばメモリアレイＡＲＹＬのワード線Ｗ
Ｌ０及び相補ビット線ＢＬ０＊の交点に配置され論理
“１”のデータを保持する一対の強誘電体メモリセルの
うち、非反転ビット線側の強誘電体キャパシタＣｓｔの
プレートには、図５（ａ）の左側に示されるように、電
位Ｖｑなるプレート電圧ＶＰＬが供給され、その情報蓄
積容量Ｃｓｔには、等価的に図３の点Ｄの残留分極に相
当する電荷＋Ｑｒが蓄積された形となる。

【００５２】このとき、アドレス選択ＭＯＳＦＥＴＱｓ
ｔつまりスイッチＳｗｔは、前記のように、オフ状態に
あり、その強誘電体キャパシタＣｓｔと対応する非反転
ビット線ＢＬ０Ｔのビット線容量Ｃｄｔとの間は切断状
態にある。また、センスアンプＳＡのシェアドＭＯＳＦ
ＥＴＮ５〜Ｎ８つまりスイッチＳｓｔもオフ状態にあ
り、センスアンプＳＡの非反転入出力ノードＢＳ０Ｔ及
びメモリアレイＡＲＹＲの非反転ビット線ＢＲ０Ｔの寄
生容量からなるダミー容量Ｃｙｔも、非反転ビット線Ｂ
Ｌ０Ｔから分離される。メモリアレイＡＲＹＬの非反転
ビット線ＢＬ０Ｔのビット線容量Ｃｄｔは、ビット線プ
リチャージ回路ＰＬの対応する単位回路により、プリチ
ャージ電圧ＶＣＬつまりプレート電圧ＶＰＬと同じ電位
Ｖｑにプリチャージされ、ダミー容量Ｃｙｔとなる非反
転ビット線ＢＲ０Ｔのビット線容量は、ビット線プリチ
ャージ回路ＰＲの対応する単位回路により、プリチャー
ジ電圧ＶＣＲつまり電位３Ｖｑにプリチャージされる。

【００５３】一方、上記論理“１”のデータを保持する
一対の強誘電体メモリセルのうち、反転ビット線側の強
誘電体キャパシタＣｓｂのプレートには、図５（ａ）の
右側に示されるように、やはり電位Ｖｑなるプレート電
圧ＶＰＬが供給され、その情報蓄積容量Ｃｓｂには、等
価的に図３の点Ｉの残留分極に相当する電荷−Ｑｒが蓄
積された形となる。このとき、スイッチＳｗｂ及びＳｓ
ｂはやはりオフ状態にあり、メモリアレイＡＲＹＬの非
反転ビット線ＢＬ０Ｔのビット線容量Ｃｄｂとダミー容
量ＣｙｂとなるメモリアレイＡＲＹＲの非反転ビット線
ＢＲ０Ｔのビット線容量は、それぞれ電位Ｖｑ又は３Ｖ
ｑにプリチャージされる。

【００５４】強誘電体メモリは、図示されないライトイ
ネーブル信号ＷＥＢがハイレベルとされたままチップイ
ネーブル信号ＣＥＢがロウレベルとされることで、選択
的に読み出しモードの選択状態とされ、記憶データの読
み出し動作を開始する。このとき、Ｘアドレス入力端子
ＡＸ０〜ＡＸｉには、チップイネーブル信号ＣＥＢの立
ち下がりに同期して、Ｘアドレス信号ＡＸ０〜ＡＸｉが
メモリアレイＡＲＹＬのワード線ＷＬ０を指定する組み
合わせで供給され、Ｙアドレス入力端子ＡＹ０〜ＡＹｊ
には、Ｙアドレス信号ＡＹ０〜ＡＹｊが相補ビット線Ｂ
Ｌ０＊つまりビット線選択信号ＹＳ０を指定する組み合
わせで供給される。

【００５５】強誘電体メモリでは、まず、チップイネー
ブル信号ＣＥＢの立ち下がりを受けて、非活性状態とさ
れるべきメモリアレイＡＲＹＲの相補ビット線ＢＲ０＊
に対応するシェアド制御信号ＳＨＲ０が択一的に高電圧
ＶＣＨのようなハイレベルとされる。また、所定時間遅
れてビット線プリチャージ回路ＰＬ及びＰＲに対するプ
リチャージ制御信号ＰＣがロウレベルとされるととも
に、活性状態とされるべきメモリアレイＡＲＹＬの指定
されたワード線ＷＬ０が択一的に高電圧ＶＣＨのような
選択レベルとされる。そして、やや遅れてメモリアレイ
ＡＲＹＬの相補ビット線ＢＬ０＊に対応するシェアド制
御信号ＳＨＬ０が択一的に高電圧ＶＣＨのようなハイレ
ベルとされ、さらに所定時間経過後には、上記シェアド
制御信号ＳＨＲ０が接地電位ＶＳＳのようなロウレベル
に戻されるとともに、メモリアレイＡＲＹＬの相補ビッ
ト線ＢＬ０＊に対応するコモンソース線ＣＳＰ０及びＣ
ＳＮ０が択一的に電位Ｖｑ又は接地電位ＶＳＳの有効レ
ベルとされる。

【００５６】強誘電体メモリでは、シェアド制御信号Ｓ
ＨＲ０のハイレベルを受けて、センスアンプＳＡの対応
する一対のシェアドＭＯＳＦＥＴＮ７及びＮ８が択一的
にオン状態となり、相補入出力ノードＢＳ０＊とメモリ
アレイＡＲＹＲの対応する相補ビット線ＢＲ０＊との間
を接続状態とする。このとき、プリチャージ制御信号Ｐ
Ｃは、前述のように、まだハイレベルのままとされるた
め、センスアンプＳＡの相補入出力ノードＢＳ０＊の非
反転及び反転入出力ノードは、ビット線プリチャージ回
路ＰＲの対応する単位回路によりプリチャージ電圧ＶＣ
Ｒつまり電位３Ｖｑにプリチャージされる。センスアン
プＳＡでは、相補入出力ノードＢＳ０＊に対応するシェ
アドＭＯＳＦＥＴＮ５及びＮ６がオフ状態のままとされ
るため、メモリアレイＡＲＹＬの相補ビット線ＢＬ０＊
の電位は変化しない。

【００５７】所定時間後、プリチャージ制御信号ＰＣが
ロウレベルとされると、ビット線プリチャージ回路ＰＬ
及びＰＲのプリチャージＭＯＳＦＥＴＮ９〜ＮＢならび
にＮＣ〜ＮＥがすべてオフ状態となり、メモリアレイＡ
ＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊
ならびにＢＲ０＊〜ＢＲｎ＊さらにはセンスアンプＳＡ
の相補入出力ノードＢＳ０＊〜ＢＳｎ＊に対するプリチ
ャージ動作が停止される。また、やや遅れてワード線Ｗ
Ｌ０が択一的に選択レベルとされると、このワード線Ｗ
Ｌ０に結合されたｎ＋１対の強誘電体メモリセルのアド
レス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂが一斉にオン状
態となるが、相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転
及び反転信号線がプレート電圧ＶＰＬと同じ電位Ｖｑに
プリチャージされているため、各強誘電体メモリセルの
強誘電体キャパシタＣｓｔ及びＣｓｂの両電極間には電
界が印加されず、その分極状態は変化しない。

【００５８】ワード線ＷＬ０が選択レベルとされてから
所定時間が経過し、シェアド制御信号ＳＨＬ０が択一的
に高電圧ＶＣＨのハイレベルとされると、メモリアレイ
ＡＲＹＬの相補ビット線ＢＬ０＊とセンスアンプＳＡの
相補入出力ノードＢＳ０＊ならびにメモリアレイＡＲＹ
Ｒの相補ビット線ＢＲ０＊との間が接続状態とされ、メ
モリアレイＡＲＹＬの相補ビット線ＢＬ０＊に結合され
た一対の強誘電体メモリセルの強誘電体キャパシタＣｓ
ｔ及びＣｓｂの容量Ｃｓｔ又はＣｓｂと、この相補ビッ
ト線ＢＬ０＊の非反転及び反転信号線のビット線容量Ｃ
ｄｔ又はＣｄｂと、センスアンプＳＡの相補入出力ノー
ドＢＳ０＊の非反転及び反転入出力ノードならびにメモ
リアレイＡＲＹＲの相補ビット線ＢＲ０＊の非反転及び
反転信号線の寄生容量つまりダミー容量Ｃｙｔ又はＣｙ
ｂとの間で、各容量に蓄積された電荷のチャージシェア
が行われる。

【００５９】このため、例えばその残留分極が正方向で
あることで論理“１”のデータを保持する強誘電体メモ
リセルが結合される非反転ビット線ＢＬ０Ｔの電位が、
プリチャージ電位Ｖｑから比較的高い読み出し電位Ｖｔ
１に上昇し、その残留分極が逆方向であることで論理
“１”のデータを保持する強誘電体メモリセルが結合さ
れる反転ビット線ＢＬ０Ｂの電位は、プリチャージ電位
Ｖｑから比較的低い読み出し電位Ｖｂ１に上昇する。こ
のとき、非反転入出力ノードＢＳ０Ｔ及び非反転ビット
線ＢＲ０Ｔの電位は、プリチャージ電位３Ｖｑから上記
読み出し電位Ｖｔ１に低下し、反転入出力ノードＢＳ０
Ｂ及び反転ビット線ＢＲ０Ｂの電位は、プリチャージ電
位３Ｖｑから上記読み出し電位Ｖｂ１に低下する。

【００６０】ここで、メモリアレイＡＲＹＬ及びＡＲＹ
ＲならびにセンスアンプＳＡにおける接続動作を、仮に
メモリアレイＡＲＹＬの相補ビット線ＢＬ０＊とセンス
アンプＳＡの相補入出力ノードＢＳ０＊つまりメモリア
レイＡＲＹＲの相補ビット線ＢＲ０＊との間の接続が行
われるアレイ接続時と、これらの相補ビット線及び相補
入出力ノードと強誘電体キャパシタＣｓｔ又はＣｓｂと
の間の接続が行われるワード線接続時とに分けて、チャ
ージシェアによるメモリアレイＡＲＹＬ及びＡＲＹＲな
らびにセンスアンプＳＡの各部のレベル変化を説明す
る。

【００６１】まず、図５（ｂ）に示されるように、電位
ＶｑにプリチャージされたメモリアレイＡＲＹＬの相補
ビット線ＢＬ０＊と電位３Ｖｑにプリチャージされたセ
ンスアンプＳＡの相補入出力ノードＢＳ０＊及びメモリ
アレイＡＲＹＲの相補ビット線ＢＲ０＊との間の接続が
行われるアレイ接続時、チャージシェアが終了したと仮
定した場合の相補ビット線ＢＬ０＊及びＢＲ０＊ならび
に相補入出力ノードＢＳ０＊の電位Ｖｏは、相補ビット
線ＢＬ０＊の非反転及び反転信号線のビット線容量の値
をそれぞれＣｄｔ及びＣｄｂとし、相補入出力ノードＢ
Ｓ０＊の非反転及び反転入出力ノードならびに相補ビッ
ト線ＢＲ０＊の非反転及び反転信号線の寄生容量からな
るダミー容量の値をそれぞれＣｙｔ及びＣｙｂとすると
き、 Ｖｏ＝（ＶｑＣｄｔ＋３ＶｑＣｙｔ）／（Ｃｄｔ＋Ｃｙｔ）…………（１） あるいは、 Ｖｏ＝（ＶｑＣｄｂ＋３ＶｑＣｙｂ）／（Ｃｄｂ＋Ｃｙｂ）…………（２） となる。

【００６２】また、ダミー容量の値Ｃｙｔ及びＣｙｂ
は、センスアンプＳＡの相補入出力ノードＢＳ０＊の寄
生容量が無視できる程度に小さいとき、 Ｃｙｔ≒Ｃｄｔ Ｃｙｂ≒Ｃｄｂ となり、センスアンプＳＡの相補入出力ノードＢＳ０＊
の寄生容量と相補ビット線ＢＲ０＊の寄生容量の値が同
じと仮定するとき、 Ｃｙｔ≒２Ｃｄｔ Ｃｙｂ≒２Ｃｄｂ となる。したがって、上記（１）式及び（２）式は、セ
ンスアンプＳＡの相補入出力ノードＢＳ０＊の寄生容量
が無視できる程度に小さいとき、 Ｖｏ≒２Ｖｑ つまり電源電圧ＶＣＣの二分の一の電位となり、相補入
出力ノードＢＳ０＊の寄生容量と相補ビット線ＢＲ０＊
の寄生容量の値が同じと仮定するとき、 Ｖｏ≒２．３Ｖｑ のような値となり、いずれも２Ｖｑに近い値となる。

【００６３】一方、図５（ｃ）に示されるように、その
電位が上記電位Ｖｏに変化した相補ビット線ＢＬ０＊及
びＢＲ０＊ならびに相補入出力ノードＢＳ０＊とメモリ
アレイＡＲＹＬの選択された強誘電体メモリセルの強誘
電体キャパシタＣｓｔ又はＣｓｂとの間の接続が行われ
るワード線接続時、チャージシェアが終了したと仮定し
た場合の強誘電体キャパシタＣｓｔ及びＣｓｂの分極状
態に対応する電荷Ｑｓｔ及びＱｓｂは、強誘電体キャパ
シタＣｓｔ及びＣｓｂの容量値をそれぞれＣｓｔ及びＣ
ｓｂとし、図３の点Ｄ及び点Ｉの残留分極に対応する電
荷量をそれぞれ＋Ｑｒ及び−Ｑｒとし、チャージシェア
後の相補ビット線ＢＬ０＊及びＢＲ０＊の非反転及び反
転信号線ならびに相補入出力ノードＢＳ０＊の非反転及
び反転入出力ノードの電位をそれぞれＶｔ及びＶｂとす
るとき、 Ｑｓｔ＋Ｖｔ（Ｃｄｔ＋Ｃｙｔ）＝＋Ｑｒ＋Ｖｏ（Ｃｄｔ＋Ｃｙｔ） Ｑｓｂ＋Ｖｂ（Ｃｄｂ＋Ｃｙｂ）＝−Ｑｒ＋Ｖｏ（Ｃｄｂ＋Ｃｙｂ） つまり、 Ｑｓｔ＝＋Ｑｒ−（Ｖｔ−Ｖｏ）（Ｃｄｔ＋Ｃｙｔ）…………………（３） Ｑｓｂ＝−Ｑｒ−（Ｖｂ−Ｖｏ）（Ｃｄｂ＋Ｃｙｂ）…………………（４） なる関係にある。

【００６４】図３から明らかなように、上記（３）式
は、電界がゼロつまり電位ＶｔがＶｑとなる電荷軸との
交点Ｌにおける電荷Ｑｓｔｐを、 Ｑｓｔｐ＝＋Ｑｒ−（Ｖｑ−Ｖｏ）（Ｃｄｔ＋Ｃｙｔ）………………（５） とし、Ｑｓｔがゼロとなる電界軸との交点Ｎに対応する
電位Ｖｐを、 Ｖｐ＝Ｖｏ＋Ｑｒ／（Ｃｄｔ＋Ｃｙｔ） とし、かつ、 Ｖｔ＝Ｖｏ なるとき、 Ｑｓｔ＝＋Ｑｒ となる点Ｍを通過点とする直線１により表され、上記
（４）式は、この直線１に平行しかつその絶対値が２Ｑ
ｒ分だけ小さな直線２によって表される。なお、上記
（５）式は、Ｖｏ＞Ｖｑであるため、 Ｑｓｔｐ＝＋Ｑｒ＋（Ｖｏ−Ｖｑ）（Ｃｄｔ＋Ｃｙｔ） となることは言うまでもない。

【００６５】以上のことから、ワード線ＷＬ０及び非反
転ビット線ＢＬ０Ｔの交点に配置されその非選択時の分
極状態が図３の点Ｄにあった強誘電体メモリセルは、上
記チャージシェアが行われることでその分極状態を直線
１とヒステリシス特性曲線との交点Ｃに移し、ワード線
ＷＬ０及び反転ビット線ＢＬ０Ｂの交点に配置されその
非選択時の分極状態が点Ｉにあった強誘電体メモリセル
は、その分極状態を直線２とヒステリシス特性曲線との
交点Ｋに移す。この結果、非反転ビット線ＢＬ０Ｔの電
位は、点Ｃの電界に相当する電位Ｖｔ１に変化し、反転
ビット線ＢＬ０Ｂの電位は、点Ｋの電界に相当する電位
Ｖｂ１に変化して、これらの非反転及び反転ビット線に
は、いわゆる微小読み出し信号となる電位差が得られ
る。なお、この読み出し動作に際して、非反転ビット線
ＢＬ０Ｔに結合された強誘電体メモリセルの分極状態は
反転されないが、反転ビット線ＢＬ０Ｂに結合された強
誘電体メモリセルの分極状態は、逆方向から正方向に反
転される。

【００６６】チャージシェアを利用した読み出し動作に
より非反転ビット線ＢＬ０Ｔ及び反転ビット線ＢＬ０Ｂ
間に得られた微小電位差は、対応するコモンソース線Ｃ
ＳＰ０及びＣＳＮ０がそれぞれ電位２Ｖｑ又は接地電位
ＶＳＳの有効レベルとされることでセンスアンプＳＡの
対応する単位増幅回路によって増幅され、電位２Ｖｑの
ようなハイレベル又は接地電位ＶＳＳのようなロウレベ
ルの２値読み出し信号となる。そして、Ｙアドレス信号
ＡＹ０〜ＡＹｊに対応するビット線選択信号ＹＳ０がハ
イレベルとされることで相補共通データ線ＣＤ＊に択一
的に伝達され、さらにメインアンプＭＡのリードアンプ
から出力バッファＯＢならびにデータ出力端子Ｄｏｕｔ
を介して強誘電体メモリの外部に出力される。

【００６７】一方、相補ビット線ＢＬ０＊の非反転及び
反転信号線に確立された２値読み出し信号は、メモリア
レイＡＲＹＬの選択状態にある一対の強誘電体メモリセ
ルの強誘電体キャパシタＣｓｔ及びＣｓｂの両電極間に
も伝達される。このうち、非反転ビット線ＢＬ０Ｔに結
合されその分極状態が図３の点Ｃにある強誘電体メモリ
セルでは、非反転ビット線ＢＬ０Ｔが電位２Ｖｑのよう
なハイレベルとされることでその分極状態が点Ｂに移行
し、分極反転をともなわない再書き込みが行われる。ま
た、反転ビット線ＢＬ０Ｂに結合されその分極状態が点
Ｋにある強誘電体メモリセルでは、反転ビット線ＢＬ０
Ｂが接地電位ＶＳＳのようなロウレベルとされることで
その分極状態が点Ｇに移行し、分極反転をともなう再書
き込みが行われる。これらの強誘電体メモリセルは、読
み出し動作が終了し、非選択ビット線ＢＬ０Ｔ及び反転
ビット線ＢＬ０Ｂが再度プリチャージ電位ＶＣＬつまり
電位Ｖｑにプリチャージされることで、その分極状態を
それぞれ点Ｄ又は点Ｉに移行し、不揮発情報としてこの
分極状態を保持する。

【００６８】ところで、メモリアレイＡＲＹＬのワード
線ＷＬ０及び相補ビット線ＢＬ０＊の交点に配置された
一対の強誘電体メモリセルに対する上記読み出し動作が
行われる間、メモリアレイＡＲＹＬのワード線ＷＬ０と
他の相補ビット線ＢＬ１＊〜ＢＬｎ＊との交点に配置さ
れた残りｎ対の強誘電体メモリセルでは、アドレス選択
ＭＯＳＦＥＴＱｓがオン状態とはなるが、対応するシェ
アド制御信号ＳＨＬ１〜ＳＨＬｎがロウレベルとされ相
補ビット線ＢＬ１＊〜ＢＬｎ＊の非反転及び反転信号線
の電位がプリチャージ電位Ｖｑのままとされることか
ら、その強誘電体メモリセルの両電極間には電界が印加
されず、強誘電体の分極状態も破壊されることなく保持
される。また、メモリアレイＡＲＹＲに着目した場合、
相補ビット線ＢＲ０＊の非反転及び反転信号線の電位は
上記電位Ｖｔ１又はＶｂ１に変化されるが、他の相補ビ
ット線ＢＲ１＊〜ＢＲｎ＊については、対応するシェア
ド制御信号ＳＨＲ１〜ＳＨＲｎがロウレベルとされるた
め、その非反転及び反転信号線の電位はプリチャージ電
位３Ｖｑのままとされる。

【００６９】次に、図６において、メモリアレイＡＲＹ
Ｒのワード線ＷＲ０及び相補ビット線ＢＲ０＊の交点に
配置される一対のメモリセルを指定して読み出し動作が
行われる場合、強誘電体メモリでは、まず、チップイネ
ーブル信号ＣＥＢの立ち下がりを受けて、非活性状態と
されるべきメモリアレイＡＲＹＬの相補ビット線ＢＬ０
＊に対応するシェアド制御信号ＳＨＬ０が択一的に高電
圧ＶＣＨのようなハイレベルとされる。また、所定時間
遅れてビット線プリチャージ回路ＰＬ及びＰＲに対する
プリチャージ制御信号ＰＣがロウレベルとされるととも
に、活性状態とされるべきメモリアレイＡＲＹＲの指定
されたワード線ＷＲ０が択一的に高電圧ＶＣＨのような
選択レベルとされる。そして、やや遅れてメモリアレイ
ＡＲＹＲの相補ビット線ＢＲ０＊に対応するシェアド制
御信号ＳＨＲ０が択一的に高電圧ＶＣＨのようなハイレ
ベルとされるとともに、所定時間経過後、上記シェアド
制御信号ＳＨＬ０が接地電位ＶＳＳのようなロウレベル
に戻され、メモリアレイＡＲＹＲの相補ビット線ＢＲ０
＊に対応するコモンソース線ＣＳＰ０及びＣＳＮ０が択
一的に電源電圧ＶＣＣ又は電位２Ｖｑの有効レベルとさ
れる。

【００７０】強誘電体メモリでは、シェアド制御信号Ｓ
ＨＬ０のハイレベルを受けて、センスアンプＳＡの対応
する一対のシェアドＭＯＳＦＥＴＮ５及びＮ６が択一的
にオン状態となり、相補入出力ノードＢＳ０＊とメモリ
アレイＡＲＹＬの対応する相補ビット線ＢＬ０＊との間
が接続状態となる。このとき、プリチャージ制御信号Ｐ
Ｃは、前述のように、まだハイレベルのままとされるた
め、センスアンプＳＡの相補入出力ノードＢＳ０＊の非
反転及び反転入出力ノードは、ビット線プリチャージ回
路ＰＬの対応する単位回路によりプリチャージ電圧ＶＣ
Ｌつまり電位Ｖｑにプリチャージされる。センスアンプ
ＳＡでは、相補入出力ノードＢＳ０＊に対応するシェア
ドＭＯＳＦＥＴＮ７及びＮ８がオフ状態のままとされる
ため、メモリアレイＡＲＹＲの相補ビット線ＢＲ０＊の
電位は変化しない。

【００７１】所定時間後、プリチャージ制御信号ＰＣが
ロウレベルとされると、ビット線プリチャージ回路ＰＬ
及びＰＲのプリチャージＭＯＳＦＥＴＮ９〜ＮＢならび
にＮＣ〜ＮＥがすべてオフ状態となり、メモリアレイＡ
ＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊
ならびにＢＲ０＊〜ＢＲｎ＊さらにはセンスアンプＳＡ
の相補入出力ノードＢＳ０＊〜ＢＳｎ＊に対するプリチ
ャージ動作が停止される。また、やや遅れてワード線Ｗ
Ｒ０が択一的に選択レベルとされると、このワード線Ｗ
Ｒ０に結合されたｎ＋１対の強誘電体メモリセルのアド
レス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂが一斉にオン状
態となるが、相補ビット線ＢＲ０＊〜ＢＲｎ＊の非反転
及び反転信号線がプレート電圧ＶＰＬと同じ電位３Ｖｑ
にプリチャージされているため、各強誘電体メモリセル
の強誘電体キャパシタＣｓｔ及びＣｓｂの両電極間には
電界が印加されず、その分極状態は変化しない。

【００７２】ワード線ＷＲ０が選択レベルとされてから
所定時間が経過し、シェアド制御信号ＳＨＲ０が択一的
に高電圧ＶＣＨのようなハイレベルとされると、メモリ
アレイＡＲＹＲの相補ビット線ＢＲ０＊とセンスアンプ
ＳＡの相補入出力ノードＢＳ０＊ならびにメモリアレイ
ＡＲＹＬの相補ビット線ＢＬ０＊との間が接続状態とさ
れ、メモリアレイＡＲＹＲの相補ビット線ＢＲ０＊に結
合された一対の強誘電体メモリセルの情報蓄積容量Ｃｓ
ｔ又はＣｓｂとこの相補ビット線ＢＲ０＊のビット線容
量Ｃｄｔ又はＣｄｂならびにセンスアンプＳＡの相補入
出力ノードＢＳ０＊及びメモリアレイＡＲＹＬの相補ビ
ット線ＢＬ０＊の寄生容量つまりダミー容量Ｃｙｔ又は
Ｃｙｂとの間で電荷のチャージシェアが行われる。

【００７３】このため、例えばその残留分極が正方向で
あることで論理“１”のデータを保持する強誘電体メモ
リセルが結合される非反転ビット線ＢＲ０Ｔの電位が、
プリチャージ電位３Ｖｑから比較的高い読み出し電位Ｖ
ｔ２に低下し、その残留分極が逆方向であることで論理
“１”のデータを保持する強誘電体メモリセルが結合さ
れる反転ビット線ＢＲ０Ｂの電位は、プリチャージ電位
３Ｖｑから比較的低い読み出し電位Ｖｂ２に低下する。
このとき、非反転入出力ノードＢＳ０Ｔ及び非反転ビッ
ト線ＢＬ０Ｔの電位は、プリチャージ電位Ｖｑから上記
読み出し電位Ｖｔ２に上昇し、反転入出力ノードＢＳ０
Ｂ及び反転ビット線ＢＬ０Ｂの電位は、プリチャージ電
位Ｖｑから上記読み出し電位Ｖｂ２に上昇する。

【００７４】図７（ｂ）に示されるように、電位３Ｖｑ
にプリチャージされたメモリアレイＡＲＹＲの相補ビッ
ト線ＢＲ０＊と電位Ｖｑにプリチャージされたセンスア
ンプＳＡの相補入出力ノードＢＳ０＊及びメモリアレイ
ＡＲＹＬの相補ビット線ＢＬ０＊との間の接続が行われ
るアレイ接続時、チャージシェアが終了したと仮定した
場合の相補ビット線ＢＬ０＊及びＢＲ０＊ならびに相補
入出力ノードＢＳ０＊の電位Ｖｏ’は、 Ｖｏ’＝（３ＶｑＣｄｔ＋ＶｑＣｙｔ）／（Ｃｄｔ＋Ｃｙｔ）………（６） あるいは、 Ｖｏ’＝（３ＶｑＣｄｂ＋ＶｑＣｙｂ）／（Ｃｄｂ＋Ｃｙｂ）………（７） となる。

【００７５】また、上記（６）式及び（７）式は、セン
スアンプＳＡの相補入出力ノードＢＳ０＊の寄生容量が
無視できる程度に小さいとき、 Ｖｏ’≒２Ｖｑ つまり電源電圧ＶＣＣの二分の一の電位となり、相補入
出力ノードＢＳ０＊の寄生容量と相補ビット線ＢＲ０＊
の寄生容量の値が同じと仮定するとき、 Ｖｏ’≒１．７Ｖｑ のような値となり、前記図４及び図５のメモリアレイＡ
ＲＹＬが指定される場合の電位Ｖｏとは電界ゼロの直線
を軸とする対称的値となる。

【００７６】一方、図７（ｃ）に示されるように、その
電位が上記電位Ｖｏ’に変化した相補ビット線ＢＬ０＊
及びＢＲ０＊ならびに相補入出力ノードＢＳ０＊とメモ
リアレイＡＲＹＲの選択された強誘電体メモリセルの強
誘電体キャパシタＣｓｔ又はＣｓｂとの間の接続が行わ
れるワード線接続時、チャージシェアが終了したと仮定
した場合の強誘電体キャパシタＣｓｔ及びＣｓｂの分極
状態に対応する電荷Ｑｓｔ及びＱｓｂは、 Ｑｓｔ＋Ｖｔ（Ｃｄｔ＋Ｃｙｔ）＝＋Ｑｒ＋Ｖｏ’（Ｃｄｔ＋Ｃｙｔ） Ｑｓｂ＋Ｖｂ（Ｃｄｂ＋Ｃｙｂ）＝−Ｑｒ＋Ｖｏ’（Ｃｄｂ＋Ｃｙｂ） つまり、 Ｑｓｔ＝＋Ｑｒ−（Ｖｔ−Ｖｏ’）（Ｃｄｔ＋Ｃｙｔ）………………（７） Ｑｓｂ＝−Ｑｒ−（Ｖｂ−Ｖｏ’）（Ｃｄｂ＋Ｃｙｂ）………………（８） なる関係にある。

【００７７】図３から明らかなように、上記（７）式
は、電界がゼロつまり電位Ｖｔが３Ｖｑとなる電荷軸と
の交点Ｒにおける電荷Ｑｓｔｐ’を、 Ｑｓｔｐ’＝＋Ｑｒ−（３Ｖｑ−Ｖｏ’）（Ｃｄｔ＋Ｃｙｔ）………（９） とし、電荷Ｑｓｔがゼロとなる電界軸との交点Ｐに相当
する電位Ｖｐ’を、 Ｖｐ’＝Ｖｏ’＋Ｑｒ／（Ｃｄｔ＋Ｃｙｔ） とし、かつ、 Ｖｔ＝Ｖｏ’ なるとき、 Ｑｓｔ＝＋Ｑｒ となる点Ｑを通過点とする直線３により表され、上記
（８）式は、この直線３に平行しかつその絶対値が２Ｑ
ｒ分だけ小さな直線４によって表される。なお、上記
（９）式は、３Ｖｑ＞Ｖｏ’であるため、そのままの符
号関係となる。

【００７８】以上のことから、ワード線ＷＲ０及び非反
転ビット線ＢＲ０Ｔの交点に配置されその非選択時の分
極状態が図３の点Ｄにあった強誘電体メモリセルは、上
記チャージシェアが行われることでその分極状態を直線
３とヒステリシス特性曲線との交点Ｆに移し、ワード線
ＷＲ０及び反転ビット線ＢＲ０Ｂの交点に配置されその
非選択時の分極状態が点Ｉにあった強誘電体メモリセル
は、その分極状態を直線４とヒステリシス特性曲線との
交点Ｈに移す。この結果、非反転ビット線ＢＲ０Ｔの電
位は、点Ｆの電界に相当する電位Ｖｔ２に変化し、反転
ビット線ＢＲ０Ｂの電位は、点Ｈの電界に相当する電位
Ｖｂ２に変化して、これらの非反転及び反転ビット線に
は、微小読み出し信号となる電位差が得られる。なお、
この読み出し動作に際して、非反転ビット線ＢＲ０Ｔに
結合される強誘電体メモリセルの分極状態は、正方向か
ら逆方向に反転されるが、反転ビット線ＢＲ０Ｂに結合
される強誘電体メモリセルの分極状態は反転されない。

【００７９】チャージシェアを利用した読み出し動作に
より非反転ビット線ＢＲ０Ｔ及び反転ビット線ＢＲ０Ｂ
間に得られた微小電位差は、対応するコモンソース線Ｃ
ＳＰ０及びＣＳＮ０がそれぞれ電源電圧ＶＣＣ又は電位
２Ｖｑの有効レベルとされることでセンスアンプＳＡの
対応する単位増幅回路によって増幅され、電源電圧ＶＣ
Ｃのようなハイレベルあるいは電位２Ｖｑのようなロウ
レベルの２値読み出し信号となる。そして、Ｙアドレス
信号ＡＹ０〜ＡＹｊに対応するビット線選択信号ＹＳ０
がハイレベルとされることで相補共通データ線ＣＤ＊に
択一的に伝達され、さらにメインアンプＭＡのリードア
ンプから出力バッファＯＢならびにデータ出力端子Ｄｏ
ｕｔを介して強誘電体メモリの外部に出力される。

【００８０】一方、相補ビット線ＢＲ０＊に確立された
２値読み出し信号は、メモリアレイＡＲＹＲの選択状態
にある一対の強誘電体メモリセルの強誘電体キャパシタ
Ｃｓｔ及びＣｓｂにそのまま伝達される。このうち、非
反転ビット線ＢＲ０Ｔに結合されその分極状態が図３の
点Ｆにある強誘電体メモリセルでは、非反転ビット線Ｂ
Ｒ０Ｔが電源電圧ＶＣＣのようなハイレベルとされるこ
とでその分極状態が点Ｂに移行し、分極反転をともなう
再書き込みが行われる。また、反転ビット線ＢＲ０Ｂに
結合されその分極状態が点Ｈにある強誘電体メモリセル
では、反転ビット線ＢＲ０Ｂが電位２Ｖｑのようなロウ
レベルとされることでその分極状態が点Ｇに移行し、分
極反転をともなわない再書き込みが行われる。これらの
強誘電体メモリセルは、読み出し動作が終了し、非選択
ビット線ＢＲ０Ｔ及び反転ビット線ＢＲ０Ｂがプリチャ
ージ電位ＶＣＲつまり電位３Ｖｑに戻されることで、そ
の分極状態をそれぞれ点Ｄ又は点Ｉに移行し、これを保
持する。

【００８１】ところで、メモリアレイＡＲＹＲのワード
線ＷＲ０及び相補ビット線ＢＲ０＊の交点に配置された
一対の強誘電体メモリセルに対する上記読み出し動作が
行われる間、メモリアレイＡＲＹＲのワード線ＷＲ０と
他の相補ビット線ＢＲ１＊〜ＢＲｎ＊との交点に配置さ
れた残りｎ対の強誘電体メモリセルでは、アドレス選択
ＭＯＳＦＥＴＱｓがオン状態となるが、対応するシェア
ド制御信号ＳＨＲ１〜ＳＲＬｎがロウレベルとされ相補
ビット線ＢＲ１＊〜ＢＲｎ＊の非反転及び反転信号線の
電位がプリチャージ電位３Ｖｑのままとされることか
ら、その強誘電体メモリセルの両電極間には電界が印加
されず、強誘電体の分極状態も破壊されることなく保持
される。また、メモリアレイＡＲＹＬに着目した場合、
相補ビット線ＢＬ０＊の非反転及び反転信号線の電位
は、上記電位Ｖｔ２又はＶｂ２に変化されるが、他の相
補ビット線ＢＬ１＊〜ＢＬｎ＊については、対応するシ
ェアド制御信号ＳＨＲ１〜ＳＨＲｎがロウレベルとされ
るため、その非反転及び反転信号線の電位はプリチャー
ジ電位Ｖｑのままとされる。

【００８２】以上のように、この実施例では、メモリア
レイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜Ｂ
Ｌｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の非反転及び反転ビ
ット線が、強誘電体メモリセルの強誘電体キャパシタの
プレートに供給されるプレート電圧と同電位にプリチャ
ージされる。また、非活性状態とされるメモリアレイの
相補ビット線のビット線容量が、活性状態とされるメモ
リアレイのビット線に対するダミー容量として用いら
れ、これらのダミー容量が、活性状態とされるメモリア
レイのプレート電圧とは異なる電位にプリチャージされ
る。そして、指定されたワード線の選択動作が終了した
時点で、ダミー容量と指定されたビット線との間が択一
的に接続されるとともに、センスアンプＳＡの指定され
たビット線に対応する単位増幅回路のみが択一的に動作
状態とされる。

【００８３】これにより、ダミー容量として特別な容量
を追加することなく、また選択ワード線に結合される非
選択メモリセルの保持情報を破壊することなく、センス
アンプＳＡの単位増幅回路を択一的に動作状態とするこ
とができるとともに、非選択メモリセルに対応するビッ
ト線のプリチャージ電位をディスチャージすることなく
そのまま保持することができる。これらの結果、センス
アンプ及びビット線プリチャージ回路の所要動作電流を
大幅に削減し、大規模化・大容量化が進みつつある強誘
電体メモリの低消費電力化を図ることができるものであ
る。

【００８４】図８には、この発明が適用された強誘電体
メモリの第２の実施例の部分的なブロック図が示され、
図９には、そのメモリアレイＡＲＹ０〜ＡＲＹ２ならび
に周辺部の一実施例の部分的な回路図が示されている。
また、図１０には、図８の強誘電体メモリのメモリアレ
イＡＲＹ０を活性状態とする読み出し動作の一実施例の
信号波形図が示され、図１１には、そのメモリアレイＡ
ＲＹ１を活性状態とする読み出し動作の一実施例の信号
波形図が示されている。なお、この実施例の強誘電体メ
モリは、前記図１ないし図７の実施例を基本的に踏襲す
るものであるため、これと異なる部分についてのみ説明
を追加する。また、メモリアレイＡＲＹ０〜ＡＲＹ３，
センスアンプＳＡ０〜ＳＡ２ならびにビット線接続回路
Ｓ０〜Ｓ１に関する以下の説明は、それぞれ代表例をも
って進める。

【００８５】図８において、この実施例の強誘電体メモ
リは、４個のメモリアレイＡＲＹ０〜ＡＲＹ３を備え
る。このうち、メモリアレイＡＲＹ１及びＡＲＹ２は、
センスアンプＳＡ１を共有する形で対をなし、メモリア
レイＡＲＹ０及びＡＲＹ３は、対応するセンスアンプＳ
Ａ０又はＳＡ２をそれぞれ専有する。

【００８６】メモリアレイＡＲＹ０〜ＡＲＹ３には、図
示されない内部電圧発生回路から対応するプレート電圧
ＶＰ０〜ＶＰ３がそれぞれ供給される。また、センスア
ンプＳＡ０〜ＳＡ２には、図示されないクロック生成回
路ＣＰＧから対応するプリチャージ制御信号ＰＣ０〜Ｐ
Ｃ２ならびにシェアド制御信号ＳＨＲ０，ＳＨＬ１及び
ＳＨＲ１，ＳＨＬ２がそれぞれ供給されるとともに、内
部電圧発生回路から対応するプリチャージ電圧ＶＣ０〜
ＶＣ２がそれぞれ供給される。センスアンプＳＡ０〜Ｓ
Ａ２には、さらに図示されないＹアドレスデコーダＹＤ
からそれぞれｎ＋１ビットのコモンソース線信号ＣＳＰ
００〜ＣＳＰ０ｎならびにＣＳＮ００〜ＣＳＮ０ｎない
しＣＳＰ２０〜ＣＳＰ２ｎならびにＣＳＮ２０〜ＣＳＮ
２ｎが供給される。なお、プレート電圧ＶＰ０及びＶＰ
３ならびにプリチャージ電圧ＶＣ０及びＶＣ２は、前記
電位Ｖｑとされ、プレート電圧ＶＰ１及びＶＰ２ならび
にプリチャージ電圧ＶＣ１は、前記電位３Ｖｑとされ
る。

【００８７】この実施例において、強誘電体メモリは、
さらに、隣接するメモリアレイＡＲＹ０及びＡＲＹ１間
ならびにメモリアレイＡＲＹ２及びＡＲＹ３間にそれぞ
れ設けられるビット線接続回路Ｓ０及びＳ１を備える。
これらのビット線接続回路には、図示されないＹアドレ
スデコーダＹＤからｎ＋１ビットのビット線接続制御信
号Ｓ００〜Ｓ０ｎならびにＳ１０〜Ｓ１ｎがそれぞれ供
給される。

【００８８】ここで、メモリアレイＡＲＹ０〜ＡＲＹ３
は、図２のメモリアレイＡＲＹ０に代表して示されるよ
うに、例えば、図の垂直方向に平行して配置されるｍ＋
１本のワード線Ｗ００〜Ｗ０ｍと、水平方向に平行して
配置されるｎ＋１組の相補ビット線Ｂ００＊〜Ｂ０ｎ＊
とを含む。これらのワード線及び相補ビット線の交点に
は、強誘電体キャパシタＣｓｔ又はＣｓｂならびにアド
レス選択ＭＯＳＦＥＴＱｓｔ又はＱｓｂからなる（ｍ＋
１）×（ｎ＋１）対の強誘電体メモリセルがそれぞれ格
子状に配置される。メモリアレイＡＲＹ０〜ＡＲＹ３を
構成する強誘電体メモリセルの強誘電体キャパシタＣｓ
ｔ及びＣｓｂのプレートには、対応するプレート電圧Ｖ
Ｐ０〜ＶＰ３がそれぞれ共通に供給される。

【００８９】センスアンプＳＡ０〜ＳＡ２は、図２のセ
ンスアンプＳＡ０に代表して示されるように、例えばメ
モリアレイＡＲＹ０の相補ビット線Ｂ００＊〜Ｂ０ｎ＊
に対応して設けられるｎ＋１個の単位回路を含み、これ
らの単位回路のそれぞれは、一対のＣＭＯＳインバータ
が交差結合されてなる単位増幅回路ＵＡと、Ｎチャンネ
ル型の３個のプリチャージＭＯＳＦＥＴＮＭ〜ＮＯから
なるビット線プリチャージ回路と、各単位増幅回路ＵＡ
の相補入出力ノードと相補共通データ線ＣＤ０＊との間
にそれぞれ設けられる図示されない２個のスイッチＭＯ
ＳＦＥＴとを含む。各単位増幅回路ＵＡの相補入出力ノ
ードと右側のメモリアレイＡＲＹ０の対応する相補ビッ
ト線Ｂ００＊〜Ｂ０ｎ＊との間には、Ｎチャンネル型の
２個のシェアドＭＯＳＦＥＴＮＧ及びＮＨがそれぞれ設
けられる。

【００９０】なお、センスアンプＳＡ１の各単位回路
は、単位増幅回路ＵＡの相補入出力ノードと左側のメモ
リアレイＡＲＹ１の相補ビット線Ｂ１０＊〜Ｂ１ｎ＊と
の間に設けられるもう一対のシェアドＭＯＳＦＥＴＮＫ
及びＮＬをそれぞれ含み、センスアンプＳＡ２の各単位
回路は、単位増幅回路ＵＡの相補入出力ノードと左側の
メモリアレイＡＲＹ３の相補ビット線Ｂ３０＊〜Ｂ３ｎ
＊との間に設けられる図示されない一対だけのシェアド
ＭＯＳＦＥＴをそれぞれ含む。また、センスアンプＳＡ
０〜ＳＡ２の各単位回路は、さらに単位増幅回路ＵＡの
相補入出力ノードと相補共通データ線ＣＤ０＊〜ＣＤ２
＊との間に設けられるＮチャンネル型の一対のスイッチ
ＭＯＳＦＥＴをそれぞれ含むが、図示されていない。

【００９１】センスアンプＳＡ１の各単位回路を構成す
る単位増幅回路ＵＡには、ＹアドレスデコーダＹＤから
図示されないコモンソース線信号ＣＳＰ１０〜ＣＳＰ１
ｎならびにＣＳＮ１０〜ＣＳＮ１ｎがそれぞれ供給され
る。また、プリチャージＭＯＳＦＥＴＮＤ〜ＮＦのゲー
トには、プリチャージ制御信号ＰＣ０が共通に供給さ
れ、プリチャージＭＯＳＦＥＴＮＥ及びＮＦの共通結合
されたソースには、プリチャージ電圧ＶＣ０が共通に供
給される。シェアドＭＯＳＦＥＴＮＧ及びＮＨのゲート
には、シェアド制御信号ＳＨＲ０が共通に供給される。

【００９２】次に、ビット線接続回路Ｓ０〜Ｓ１のそれ
ぞれは、図のビット線接続回路Ｓ０に代表されるよう
に、例えば、メモリアレイＡＲＹ０及びＡＲＹ１の相補
ビット線Ｂ００＊〜Ｂ０ｎ＊ならびにＢ１０＊〜Ｂ１ｎ
＊に対応して設けられるＮチャンネル型のｎ＋１対のス
イッチＭＯＳＦＥＴＮＩ及びＮＪを含む。これらのスイ
ッチＭＯＳＦＥＴ対のゲートはそれぞれ共通結合され、
ＹアドレスデコーダＹＤから対応するビット線接続制御
信号Ｓ００〜Ｓ０ｎが供給される。

【００９３】図１０において、強誘電体メモリが非選択
状態とされるとき、プリチャージ制御信号ＰＣ０及びＰ
Ｃ１は、ともに電源電圧ＶＣＣのようなハイレベルとさ
れ、シェアド制御信号ＳＨＬ０ならびにＳＨＲ０〜ＳＨ
Ｒ１は、ともに高電圧ＶＣＨのようなハイレベルとされ
る。また、ビット線接続制御信号Ｓ００〜Ｓ０ｎは、す
べて接地電位ＶＳＳのようなロウレベルとされ、ワード
線Ｗ００〜Ｗ０ｍならびにＷ１０〜Ｗ１ｍも、すべて接
地電位ＶＳＳのような非選択レベルとされる。さらに、
コモンソース線信号線ＣＳＰ００〜ＣＳＰ０ｎは、すべ
て接地電位ＶＳＳの無効レベルとされ、コモンソース線
信号線ＣＳＮ００〜ＣＳＮ０ｎも、すべて電源電圧ＶＣ
Ｃの無効レベルとされる。

【００９４】これにより、メモリアレイＡＲＹ０の相補
ビット線Ｂ００＊〜Ｂ０ｎ＊は、センスアンプＳＡ０の
シェアドＭＯＳＦＥＴＮＧ及びＮＨを介して対応する単
位回路に接続され、プリチャージＭＯＳＦＥＴＮＤ〜Ｎ
Ｆを介してプリチャージ電圧ＶＣ０つまり電位Ｖｑにプ
リチャージされる。また、メモリアレイＡＲＹ１及びＡ
ＲＹ２の相補ビット線Ｂ１０＊〜Ｂ１ｎ＊ならびにＢ２
０＊〜Ｂ２ｎ＊は、センスアンプＳＡ１のシェアドＭＯ
ＳＦＥＴＮＫ及びＮＬならびにＮＰ及びＮＱを介して対
応する単位回路に接続され、プリチャージＭＯＳＦＥＴ
ＮＭ〜ＮＯを介してプリチャージ電圧ＶＣ１つまり電位
３Ｖｑにプリチャージされる。

【００９５】チップイネーブル信号ＣＥＢがロウレベル
とされ強誘電体メモリが選択状態とされると、まずプリ
チャージ制御信号ＰＣ０及びＰＣ１が接地電位ＶＳＳの
ようなロウレベルとされるとともに、指定されたメモリ
アレイＡＲＹ０に対応するシェアド制御信号ＳＨＬ０を
ハイレベルとしたまま、ビット線接続回路Ｓ０をはさん
で隣接するメモリアレイＡＲＹ１に対応するシェアド制
御信号ＳＨＬ１が接地電位ＶＳＳのようなロウレベルと
される。また、やや遅れて指定されたメモリアレイＡＲ
Ｙ０のワード線Ｗ００が択一的に高電圧ＶＣＨのような
選択レベルとされるとともに、少し遅れてメモリアレイ
ＡＲＹ０及びＡＲＹ１の相補ビット線Ｂ００＊及びＢ１
０＊に対応するビット線接続制御信号Ｓ００が択一的に
電源電圧ＶＣＣのようなハイレベルとされ、さらに少し
遅れて相補ビット線Ｂ００＊に対応するコモンソース線
信号線ＣＳＰ００及びＣＳＮ００がそれぞれ択一的に電
位２Ｖｑ又は接地電位ＶＳＳのような有効レベルとされ
る。

【００９６】これにより、まずシェアド制御信号ＳＨＬ
１のロウレベルを受けて、メモリアレイＡＲＹ１の相補
ビット線Ｂ１０＊〜Ｂ１ｎ＊とセンスアンプＳＡ１の対
応する単位回路との間の接続が断たれ、ワード線Ｗ００
の選択レベルを受けて、メモリアレイＡＲＹ０の対応す
るｎ＋１個の強誘電体メモリセルのアドレス選択ＭＯＳ
ＦＥＴＱｓｔ及びＱｓｂが一斉にオン状態とされる。こ
のとき、メモリアレイＡＲＹ０を構成するすべての強誘
電体メモリセルの強誘電体キャパシタＣｓｔ及びＣｓｂ
のプレートには、前述のように、電位Ｖｑなるプレート
電圧ＶＰ０が共通に供給され、相補ビット線Ｂ００＊〜
Ｂ０ｎ＊の非反転及び反転信号線は、すべて電位Ｖｑに
プリチャージされている。このため、ワード線Ｗ００に
結合されるｎ＋１個の強誘電体メモリセルの分極状態
は、そのアドレス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂが
オン状態とされるにもかかわらず変化せず、相補ビット
線Ｂ００＊〜Ｂ０ｎ＊の非反転及び反転信号線のレベル
も変化しない。

【００９７】ワード線Ｗ００の選択動作が終了し、ビッ
ト線接続制御信号Ｓ００が択一的にハイレベルとされる
と、メモリアレイＡＲＹ０の相補ビット線Ｂ００＊とメ
モリアレイＡＲＹ１の対応する相補ビット線Ｂ１０＊と
の間が択一的に接続状態とされ、これらの相補ビット線
ならびに選択された強誘電体メモリセルの強誘電体キャ
パシタＣｓｔ及びＣｓｂの間で電荷のチャージシェアが
行われる。この結果、非反転ビット線Ｂ００Ｔの電位
は、プリチャージ電位Ｖｑから比較的高い電位Ｖｔ３に
上昇し、反転ビット線Ｂ００Ｂの電位は、プリチャージ
電位Ｖｑから比較的低い電位Ｖｂ３に上昇する。このと
き、非反転ビット線Ｂ１０Ｔの電位は、プリチャージ電
位３Ｖｑから上記電位Ｖｔ３に低下し、反転ビット線Ｂ
１０Ｂの電位は、プリチャージ電位３Ｖｑから電位Ｖｂ
３に低下する。

【００９８】所定時間が経過し、ビット線接続制御信号
Ｓ００がロウレベルに戻されると、メモリアレイＡＲＹ
１の相補ビット線Ｂ１０＊は、メモリアレイＡＲＹ０の
対応する相補ビット線Ｂ００＊から分離される。また、
非反転ビット線Ｂ００Ｔ及び反転ビット線Ｂ００Ｂにお
ける上記微小電位差は、コモンソース線信号ＣＳＰ００
及びＣＳＮ００が電位２Ｖｑ又は接地電位ＶＳＳのよう
な有効レベルとされることで、センスアンプＳＡ０の対
応する単位増幅回路ＵＡによってそれぞれ増幅され、電
位２Ｖｑをハイレベルとし接地電位ＶＳＳをロウレベル
とする２値読み出し信号となる。そして、図示されない
ビット線選択信号のハイレベルを受けて相補共通データ
線ＣＤ０＊に伝達され、さらに対応するメインアンプ及
び出力バッファを介して強誘電体メモリの外部に出力さ
れるとともに、メモリアレイＡＲＹ０の選択状態にある
強誘電体メモリセルに再書き込みされる。

【００９９】一方、メモリアレイＡＲＹ１が活性状態と
される場合、強誘電体メモリでは、チップイネーブル信
号ＣＥＢの立ち下がりを受けてメモリアレイＡＲＹ０及
びＡＲＹ２に対応するシェアド制御信号ＳＨＲ０及びＳ
ＨＲ１が接地電位ＶＳＳのようなロウレベルとされる。
また、やや遅れて指定されたメモリアレイＡＲＹ１のワ
ード線Ｗ１０が択一的に高電圧ＶＣＨのような選択レベ
ルとされるとともに、少し遅れてメモリアレイＡＲＹ０
及びＡＲＹ１の相補ビット線Ｂ００＊及びＢ１０＊に対
応するビット線接続制御信号Ｓ００が択一的に電源電圧
ＶＣＣのようなハイレベルとされ、さらに少し遅れて相
補ビット線Ｂ１０＊に対応するコモンソース線信号線Ｃ
ＳＰ１０及びＣＳＮ１０がそれぞれ択一的に電源電圧Ｖ
ＣＣ又は電位２Ｖｑのような有効レベルとされる。

【０１００】これにより、まずシェアド制御信号ＳＨＲ
０及びＳＨＲ１のロウレベルを受けて、メモリアレイＡ
ＲＹ０の相補ビット線Ｂ００＊〜Ｂ０ｎ＊とセンスアン
プＳＡ０の対応する単位回路との間ならびにメモリアレ
イＡＲＹ２の相補ビット線Ｂ２０＊〜Ｂ２ｎ＊とセンス
アンプＳＡ１の対応する単位回路との間の接続が断たれ
る。また、ワード線Ｗ１０の選択レベルを受けて、メモ
リアレイＡＲＹ１の対応するｎ＋１個の強誘電体メモリ
セルのアドレス選択ＭＯＳＦＥＴＱｓｔ及びＱｓｂが一
斉にオン状態とされる。このとき、メモリアレイＡＲＹ
１を構成するすべての強誘電体メモリセルの強誘電体キ
ャパシタＣｓｔ及びＣｓｂのプレートには、電位３Ｖｑ
なるプレート電圧ＶＰ１が共通に供給され、相補ビット
線Ｂ１０＊〜Ｂ１ｎ＊の非反転及び反転信号線は、すべ
て電位３Ｖｑにプリチャージされている。このため、メ
モリアレイＡＲＹ１のワード線Ｗ１０に結合されるｎ＋
１個の強誘電体メモリセルの分極状態は変化せず、相補
ビット線Ｂ１０＊〜Ｂ１ｎ＊の非反転及び反転信号線の
レベルも変化しない。

【０１０１】ワード線Ｗ１０の選択動作が終了し、ビッ
ト線接続制御信号Ｓ００が択一的にハイレベルとされる
と、メモリアレイＡＲＹ１の相補ビット線Ｂ１０＊とメ
モリアレイＡＲＹ０の対応する相補ビット線Ｂ００＊と
の間が択一的に接続状態とされ、これらの相補ビット線
ならびにメモリアレイＡＲＹ１の選択された強誘電体メ
モリセルの強誘電体キャパシタＣｓｔ及びＣｓｂの間で
チャージシェアが行われる。この結果、メモリアレイＡ
ＲＹ１の非反転ビット線Ｂ１０Ｔの電位は、プリチャー
ジ電位３Ｖｑから比較的高い電位Ｖｔ４に低下し、反転
ビット線Ｂ１０Ｂの電位は、プリチャージ電位３Ｖｑか
ら比較的低い電位Ｖｂ４に低下する。このとき、メモリ
アレイＡＲＹ０の非反転ビット線Ｂ００Ｔの電位は、プ
リチャージ電位Ｖｑから上記電位Ｖｔ４に上昇し、反転
ビット線Ｂ１０Ｂの電位は、プリチャージ電位Ｖｑから
電位Ｖｂ４に上昇する。

【０１０２】所定時間が経過し、ビット線接続制御信号
Ｓ００がロウレベルに戻されると、メモリアレイＡＲＹ
０の相補ビット線Ｂ００＊は、メモリアレイＡＲＹ１の
対応する相補ビット線Ｂ１０＊から分離される。また、
非反転ビット線Ｂ１０Ｔ及び反転ビット線Ｂ１０Ｂにお
ける上記微小電位差は、コモンソース線信号ＣＳＰ１０
及びＣＳＮ１０が電源電圧ＶＣＣ又は電位２Ｖｑのよう
な有効レベルとされることで、センスアンプＳＡ１の対
応する単位増幅回路ＵＡによってそれぞれ増幅され、電
源電圧ＶＣＣをハイレベルとし電位２Ｖｑをロウレベル
とする２値読み出し信号となる。そして、図示されない
ビット線選択信号のハイレベルを受けて相補共通データ
線ＣＤ１＊に伝達され、さらに対応するメインアンプ及
び出力バッファを介して強誘電体メモリの外部に出力さ
れるとともに、メモリアレイＡＲＹ１の選択状態にある
強誘電体メモリセルに再書き込みされる。

【０１０３】以上のように、この実施例の強誘電体メモ
リでは、隣接して配置されかつ実質的に対をなさないメ
モリアレイＡＲＹ０及びＡＲＹ１ならびにＡＲＹ２及び
ＡＲＹ３の間に、両メモリアレイの対応する相補ビット
線間を選択的に接続状態とするためのビット線接続回路
Ｓ０及びＳ１がそれぞれ設けられる。また、隣接するメ
モリアレイＡＲＹ０及びＡＲＹ１ならびにＡＲＹ２及び
ＡＲＹ３を構成する相補ビット線Ｂ００＊〜Ｂ０ｎ＊と
Ｂ１０＊〜Ｂ１ｎ＊ならびにＢ２０＊〜Ｂ２ｎ＊とＢ３
０＊〜Ｂ３ｎ＊は、それぞれ異なる電位Ｖｑ又は３Ｖｑ
にプリチャージされ、そのビット線容量は、互いに他方
のメモリアレイが活性状態とされる場合の上記ダミー容
量Ｃｙｔ又はＣｙｂとして作用する。この結果、この実
施例においても、前記図１〜図７の実施例と同様な効果
を得ることができ、これによって強誘電体メモリの低消
費電力化を図ることができるものである。

【０１０４】なお、本実施例の場合、３個のＮチャンネ
ルＭＯＳＦＥＴからなるビット線プリチャージ回路は、
従来と同様に、例えばセンスアンプＳＡ１を共有する一
対のメモリアレイＡＲＹ１及びＡＲＹ２により共有さ
れ、これによって多数のメモリアレイ対を含む強誘電体
メモリのチップサイズが縮小される。

【０１０５】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）強誘電体キャパシタ及びアドレス選択ＭＯＳＦＥ
Ｔからなる強誘電体メモリセルが格子状に配置されてな
るメモリアレイと、メモリアレイの各ビット線に対応し
て設けられる複数の単位増幅回路を含むセンスアンプと
を具備する強誘電体メモリ等の不揮発性記憶装置におい
て、メモリアレイのビット線を強誘電体メモリセルの強
誘電体キャパシタのプレートに供給されるプレート電圧
と同電位にプリチャージする。また、このプレート電圧
とは異なる電位にプリチャージされるダミー容量を設
け、指定されたワード線の選択動作が終了した後、ダミ
ー容量と指定されたビット線との間を接続するととも
に、センスアンプの指定されたビット線に対応する単位
増幅回路のみを選択的に動作状態とする。これにより、
選択ワード線に結合される他の非選択メモリセルの保持
情報を破壊することなく、センスアンプの単位増幅回路
を選択的に動作状態とすることができるとともに、非選
択メモリセルに対応するビット線のプリチャージ電位を
ディスチャージすることなくそのまま保持することがで
きるという効果が得られる。

【０１０６】（２）上記（１）項により、センスアンプ
及びビット線プリチャージ回路の所要動作電流を大幅に
削減できるという効果が得られる。 （３）上記（２）項により、大規模化・大容量化が進み
つつある強誘電体メモリ等の低消費電力化を図ることが
できるという効果が得られる。 （４）上記（１）項ないし（３）項において、強誘電体
メモリ等に、選択的に活性状態とされる複数のメモリア
レイを設け、隣接するメモリアレイのビット線を異なる
電位にプリチャージし、非活性状態にあるメモリアレイ
の各ビット線の容量を活性状態にあるメモリアレイの各
ビット線に対する上記ダミー容量として利用すること
で、ダミー容量として特別な容量を追加することなく、
上記（１）項ないし（３）項の効果を得ることができる
という効果が得られる。

【０１０７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、強誘電体メモリは、シェアドセンス
方式を採ることを必須条件としないし、各メモリアレイ
は、その周辺部を含めて複数のメモリマットに分割する
ことができる。また、強誘電体メモリは、Ｘアドレス信
号及びＹアドレス信号が共通のアドレス入力端子を介し
て時分割的に供給されるいわゆるアドレスマルチプレク
ス方式を採ることができるし、各アドレス信号のビット
数も任意である。強誘電体メモリは、×４ビット，×８
ビット又は×１６ビット等、任意のビット構成を採りう
るし、そのブロック構成や起動制御信号及び内部制御信
号の名称，組み合わせ及び有効レベルならびに電源電圧
の極性等は、種々の実施形態を採りうる。

【０１０８】図２において、強誘電体メモリのメモリア
レイＡＲＹＬ及びＡＲＹＲは、所定数の冗長素子を含む
ことができるし、いわゆる１セル・１トランジスタ型を
含む各種のアレイ構成を採ることができる。また、ビッ
ト線プリチャージのための動作電流があまり問題となら
ない場合、シェアドＭＯＳＦＥＴＮ５及びＮ６ならびに
Ｎ７及びＮ８を一斉にオン状態又はオフ状態としてもよ
い。この実施例では、メモリアレイＡＲＹＬ又はＡＲＹ
Ｒの指定された相補ビット線とセンスアンプＳＡの対応
する単位回路との間を択一的に接続状態とし、センスア
ンプＳＡの単位増幅回路を択一的に動作状態としている
が、例えば、メモリアレイＡＲＹＬ及びＡＲＹＲの相補
ビット線とセンスアンプＳＡの単位増幅回路を所定数ず
つグループ分割し、これらのグループを単位として選択
的に接続し、動作状態とすることもよい。メモリアレイ
ＡＲＹＬ及びＡＲＹＲ，ビット線プリチャージ回路ＰＬ
及びＰＲならびにセンスアンプＳＡの具体的構成及びＭ
ＯＳＦＥＴの導電型等は、種々の実施形態を採りうる
し、プレート電圧ＶＰＬ及びＶＰＲならびにプリチャー
ジ電圧ＶＣＬ及びＶＣＲ等の具体的電位も、任意であ
る。

【０１０９】図３において、強誘電体メモリセルの情報
保持特性は標準的な一例であって、この発明に制約を与
えない。図４及び図６において、強誘電体メモリの起動
制御信号，内部制御信号ならびにワード線ならびに相補
ビット線の絶対的な時間関係及び有効レベル等は、この
実施例の限りではない。図８において、強誘電体メモリ
は、任意数のメモリアレイ及びその周辺部を備えること
ができる。図９において、ビット線プリチャージのため
の動作電流があまり問題とならない場合、ビット線接続
回路Ｓ０及びＳ１のスイッチＭＯＳＦＥＴＮＩ及びＮＪ
を一斉にオン状態又はオフ状態としてもよい。図１０及
び図１１において、強誘電体メモリの起動制御信号，内
部制御信号ならびにワード線ならびに相補ビット線の絶
対的な時間関係及び有効レベル等については、任意に設
定できる。

【０１１０】さらに、以上の実施例では、読み出し動作
のためのダミーセルとして、隣接するメモリアレイの対
応する相補ビット線のビット線容量を利用しているが、
これに代えて専用のダミーセルを設けることができる。
この場合、専用のダミーセルを１個だけ設け、このダミ
ーセルとメモリアレイの指定された相補ビット線との間
を択一的に接続するようにしてもよい。

【０１１１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である強誘
電体メモリに適用した場合について説明したが、それに
限定されるものではなく、例えば、不揮発モード及び揮
発モードを有するシャドーＲＡＭや強誘電体メモリを内
蔵するシングルチップマイクロコンピュータ等のデジタ
ル集積回路装置にも適用できる。この発明は、少なくと
も強誘電体メモリセルが格子配置されてなるメモリアレ
イを具備する不揮発性記憶装置ならびに不揮発性記憶装
置を含む装置又はシステムに広く適用できる。

【０１１２】

【発明の効果】本願において開示される発明のうち代表
的なものにより得られる効果を簡単に説明すれば、下記
の通りである。すなわち、強誘電体キャパシタ及びアド
レス選択ＭＯＳＦＥＴからなる強誘電体メモリセルが格
子状に配置されてなるメモリアレイと、メモリアレイの
各ビット線に対応して設けられる複数の単位増幅回路を
含むセンスアンプとを具備する強誘電体メモリ等の不揮
発性記憶装置において、メモリアレイのビット線を強誘
電体メモリセルの強誘電体キャパシタのプレートに供給
されるプレート電圧と同電位にプリチャージする。ま
た、このプレート電圧とは異なる電位にプリチャージさ
れるダミー容量を設け、指定されたワード線の選択動作
が終了した後、ダミー容量と指定されたビット線との間
を接続するとともに、センスアンプの指定されたビット
線に対応する単位増幅回路のみを選択的に動作状態とす
る。さらに、強誘電体メモリ等が選択的に活性状態とさ
れる複数のメモリアレイを具備する場合、隣接するメモ
リアレイのビット線を異なる電位にプリチャージし、非
活性状態にあるメモリアレイの各ビット線の容量を活性
状態にあるメモリアレイの各ビット線に対する上記ダミ
ー容量として利用する。これにより、ダミー容量として
特別な容量を追加することなく、また選択ワード線に結
合される非選択メモリセルの保持情報を破壊することな
く、センスアンプの単位増幅回路を選択的に動作状態と
することができるとともに、非選択メモリセルに対応す
るビット線のプリチャージ電位をディスチャージするこ
となくそのまま保持することができる。これらの結果、
センスアンプ及びビット線プリチャージ回路の所要動作
電流を大幅に削減し、大規模化・大容量化が進みつつあ
る強誘電体メモリ等の低消費電力化を図ることができ
る。

【図面の簡単な説明】

【図１】この発明が適用された強誘電体メモリの一実施
例を示すブロック図である。

【図２】図１の強誘電体メモリに含まれるメモリアレイ
及びその周辺部の一実施例を示す回路図である。

【図３】図２のメモリアレイを構成する強誘電体メモリ
セルの一実施例を示す情報保持特性図である。

【図４】図１の強誘電体メモリのメモリアレイＡＲＹＬ
を活性状態とする読み出し動作の一実施例を示す信号波
形図である。

【図５】図１の強誘電体メモリのメモリアレイＡＲＹＬ
を活性状態とする読み出し動作の動作原理を説明するた
めの概念図である。

【図６】図１の強誘電体メモリのメモリアレイＡＲＹＲ
を活性状態とする読み出し動作の一実施例を示す信号波
形図である。

【図７】図１の強誘電体メモリのメモリアレイＡＲＹＲ
を活性状態とする読み出し動作の動作原理を説明するた
めの概念図である。

【図８】この発明が適用された強誘電体メモリの第２の
実施例を示す部分的なブロック図である。

【図９】図８の強誘電体メモリに含まれるメモリアレイ
及びその周辺部の一実施例を示す部分的な回路図であ
る。

【図１０】図８の強誘電体メモリのメモリアレイＡＲＹ
０を活性状態とする読み出し動作の一実施例を示す信号
波形図である。

【図１１】図８の強誘電体メモリのメモリアレイＡＲＹ
１を活性状態とする読み出し動作の一実施例を示す信号
波形図である。

【符号の説明】

ＡＲＹＬ，ＡＲＹＲ……メモリアレイ、ＸＤＬ，ＸＤＲ
……Ｘアドレスデコーダ、ＸＢ……Ｘアドレスバッフ
ァ、ＰＬ，ＰＲ……ビット線プリチャージ回路、ＳＡ…
…センスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＢ…
…Ｙアドレスバッファ、ＭＡ……メインアンプ、ＩＢ…
…入力バッファ、ＯＢ……出力バッファ、ＣＧ……クロ
ック発生回路。Ｄｉｎ……データ入力端子、Ｄｏｕｔ…
…データ出力端子、ＣＥＢ……チップイネーブル信号入
力端子、ＷＥＢ……ライトイネーブル信号入力端子、Ｏ
ＥＢ……出力イネーブル信号入力端子、ＡＸ０〜ＡＸｉ
……Ｘアドレス入力端子、ＡＹ０〜ＡＹｊ……Ｙアドレ
ス入力端子。ＷＬ０〜ＷＬｍ，ＷＲ０〜ＷＲｍ……ワー
ド線、ＢＬ０＊〜ＢＬｎ＊，ＢＲ０＊〜ＢＲｎ＊……相
補ビット線、Ｃｓｔ，Ｃｓｂ……強誘電体キャパシタ、
Ｑｓｔ，Ｑｓｂ……アドレス選択ＭＯＳＦＥＴ、ＶＰ
Ｌ，ＶＰＲ……プレート電圧、ＰＣ……プリチャージ制
御信号、ＶＣＬ，ＶＣＲ……プリチャージ電圧、ＳＨＬ
０〜ＳＨＬｎ，ＳＨＲ０〜ＳＨＲｎ……シェアド制御信
号、ＢＳ０＊〜ＢＳｎ＊……センスアンプ各単位増幅回
路の相補入出力ノード、ＣＳＰ０〜ＣＳＰｎ，ＣＳＮ０
〜ＣＳＮｎ……コモンソース線信号、ＹＳ０〜ＹＳｎ…
…ビット線選択信号、ＣＤ＊……相補共通データ線。Ｃ
ｓｔ，Ｃｓｂ……強誘電体キャパシタ容量、Ｃｄｔ，Ｃ
ｄｂ……ビット線容量、Ｃｙｔ，Ｃｙｂ……ダミー容
量、Ｓｗｔ，Ｓｗｂ，Ｓｓｔ，Ｓｓｂ……スイッチ。Ａ
ＲＹ０〜ＡＲＹ３……メモリアレイ、ＶＰ０〜ＶＰ３…
…プレート電圧、ＸＤ０〜ＸＤ３……Ｘアドレスデコー
ダ、ＳＡ０〜ＳＡ２……センスアンプ、Ｓ０〜Ｓ１……
ビット線接続回路、ＰＣ０〜ＰＣ２……プリチャージ制
御信号、ＶＣ０〜ＶＣ２……プリチャージ電圧、ＳＨＬ
１〜ＳＨＬ２，ＳＨＲ０〜ＳＨＲ１……シェアド制御信
号、ＣＤ０＊〜ＣＤ２＊……相補共通データ線。Ｗ００
〜Ｗ０ｍないしＷ２０〜Ｗ２ｍ……ワード線、Ｂ００＊
〜Ｂ０ｎ＊ないしＢ２０＊〜Ｂ２ｎ＊……相補ビット
線、ＵＡ……センスアンプ単位増幅回路、Ｓ００〜Ｓ０
ｎ……ビット線接続制御信号。Ｐ１〜Ｐ２……Ｐチャン
ネルＭＯＳＦＥＴ、Ｎ１〜ＮＱ……ＮチャンネルＭＯＳ
ＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 永島 靖 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 長谷川 雅俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 成井 誠司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 青木 康伸 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の電位にプリチャージされるビット
   線と、 その一方の電極に上記第１の電位とされるプレート電圧
   を受ける強誘電体キャパシタと、上記強誘電体キャパシ
   タの他方の電極と対応する上記ビット線との間に設けら
   れそのゲートが対応するワード線に共通結合されるアド
   レス選択ＭＯＳＦＥＴとを含む強誘電体メモリセルと、 上記第１の電位と異なる第２の電位にプリチャージされ
   るダミー容量と、 上記ダミー容量と指定された上記ビット線との間を選択
   的に接続するスイッチ手段とを具備し、 上記強誘電体キャパシタの容量と、対応する上記ビット
   線の容量と、上記ダミー容量の容量との間のチャージシ
   ェアにより指定された上記強誘電体メモリセルの保持デ
   ータを読み出すことを特徴とする不揮発性記憶装置。
2. 【請求項２】 上記請求項１において、 上記ダミー容量は、上記ビット線に共通に設けられ、 上記スイッチ手段は、上記ダミー容量と指定された上記
   ビット線との間を選択的に接続するものであることを特
   徴とする不揮発性記憶装置。
3. 【請求項３】 上記請求項１において、 上記ダミー容量及び上記スイッチ手段は、上記ビット線
   に対応して設けられるものであることを特徴とすること
   を特徴とする不揮発性記憶装置。
4. 【請求項４】 上記請求項３において、 上記不揮発性記憶装置は、選択的に活性状態とされる複
   数の上記メモリアレイを具備するものであって、 活性状態とされる上記メモリアレイに対する上記ダミー
   容量は、活性状態とされない他の上記メモリアレイの対
   応する上記ビット線の容量を用いてなるものであること
   を特徴とする不揮発性記憶装置。
5. 【請求項５】 上記請求項１ないし請求項４において、 上記不揮発性記憶装置は、上記ビット線に対応して設け
   られる複数の単位増幅回路を含むセンスアンプを具備す
   るものであって、 上記単位増幅回路は、対応する上記強誘電体メモリセル
   の指定を受けて択一的に動作状態とされるものであるこ
   とを特徴とする不揮発性記憶装置。
6. 【請求項６】 上記請求項５において、 上記不揮発性記憶装置は、選択的に活性状態とされる第
   １及び第２のメモリアレイを具備するものであって、 上記第１のメモリアレイを構成する上記ビット線は、回
   路の電源電圧の４分の１の絶対値を有する第１の電位に
   プリチャージされ、 上記第２のメモリアレイを構成する上記ビット線は、回
   路の電源電圧の４分の３の絶対値を有する第２の電位に
   プリチャージされ、 上記単位増幅回路を選択的に動作状態とするための第１
   及び第２のコモンソース線信号は、 上記第１のメモリアレイが活性状態とされるとき、それ
   ぞれ回路の電源電圧の４分の２の絶対値を有する第３の
   電位又は回路の接地電位をその有効レベルとし、 上記第２のメモリアレイが活性状態とされるとき、それ
   ぞれ回路の電源電圧又は上記第３の電位をその有効レベ
   ルとするものであることを特徴とする不揮発性記憶装
   置。