JPH0360068A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体集積回路装置に間し、特にスタティック
型ランダムアクセスメモリを備えたバイポーラＣＭＯ５
回路装置（以下、ＢｉＣＭＯ５ＳＲＡＭという）に間す
るものである。

［従来の技術及び発明が解決しようとする問題点］ＳＲ
ＡＭのメモリセルは２組の高抵抗負荷素子および駆動用
ＭＯ５ＦＥＴで構成されるフリップフロップ回路と、そ
の１対の入出力端子にそれぞれ接続される１対の転送用
ＭＯ５ＦＥＴとで構成されている。前記高抵抗負荷素子
はメモリセル面積を縮小して高集積化を計るために、電
ｓ１！′圧用配線と一体に形成された例えばＣＶＤによ
る第２層目の多結晶シリコン膜で構成されている。この
抵抗素子は駆動用ＭＯ５ＦＥＴのゲート電極を覆ってい
る層間絶縁膜上に配置され、また１０〜１００ギガΩ程
度の高い抵抗を有している。

この高抵抗負荷素子として使用される多結晶シリコン膜
は高抵抗を有するように、抵抗値を低減用のｎ型不純物
（Ａｓ、Ｐ）を導入しないで形成されている。一方、電
源電圧用配線として使用する多結晶シリコン膜は前記不
純物を導入して構成ざれている。

しかしながら構成素子の微細化にともなって、抵抗素子
の長さが短縮されてくると、所定の高抵抗値を得ること
が困難になるという問題点があった。すなわち、高抵抗
負荷素子の一端は駆動用ＭＯ５ＦＥＴのゲート電極に接
続されており、このゲート電極に導入されている不純物
（リン）が微細化にともない製造工程中の熱処理時に高
抵抗素子部に拡散する。さらに、抵抗素子の他端部が電
源配線に接続しているので、電源配線に導入された不純
物（Ａｓ、Ｐ）も同様に高抵抗素子部に拡散する。尚、
拡散する不純物量は前者の方が多い。

多結晶シリコン膜中の不純物拡散計数は単結晶中の拡散
計数に比較して約１０倍高いことが確かめられている。

このため、抵抗素子の長さが４μｍ程度以下になると抵
抗値が急激に低下する。

この問題点を解決するための一手段として膜中の不純物
拡散計数が小さい５ＩＰＯＳ　（Ｓｅｍｉ上ｎｓｕｌａ
ｔｉｎｇ　　旦ｏ１ｙ　　５ｉｌｉｃｏｎ）膜を抵抗素
子として用いることも考えられるが、高抵抗素子とバイ
ポーラトランジスタのエミッタ電極とを共用するＢｉＣ
ＭＯ５ＳＲＡＭにおいては、エミッタ不純物の拡散も同
時に抑制されてしまうため、この方法が適用できない。

従って、本発明の目的は上記問題点を解決し、ＢｊＣＭ
Ｏ５ＳＲＡＭのメモリセルを微細化しても必要な高抵抗
を発生させられる技術を提供することである。

［発明の従来技術に対する相違点］ 上述した従来の高抵抗負荷素子を用いたＳＲＡＭ用メモ
リセルに対して、本発明は駆動用ＭＯ５ＦＥＴのゲート
電極と高抵抗負荷素子の接続部に不純物拡散を抑制する
多結晶シリコン膜を設けるという相違点を有する。

［問題点を解決するための手段］ 本発明の要旨は、一端が高不純物濃度の電源用配線に接
続され他端が電界効果トランジスタの高不純＊［度層に
接続された低不純物濃度の高抵抗負荷素子を有し、該高
抵抗負荷素子と上記電界効果トランジスタとでメモリ回
路の構成された半導体メモリ装置において、上記高抵抗
負荷素子の両端の少なくとも一方が不純物の拡散を抑制
する多結晶シリコン層を介して上記電源用配線または高
不純物濃度層に接続されていることである。

［発明の作用］ 上記構成に係る半導体メモリ装置は製造高低中に高抵抗
負荷素子と電源用配線または高不純物濃度層とが高温化
にさらされても、高抵抗負荷素子への不純物の拡散は多
結晶シリコン層で抑制される。

［実施例］ 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の第１実施例のＳＲＡＭセルを示す縦断
面図である。４は配送用ＭＯ３ＦＥＴのゲート電極、５
は駆動用ＭＯ５ＦＥＴのゲート電極である。駆動用ＭＯ
５ＦＥＴのゲート５と不純物を含まない多結晶シリコン
膜で形成された高抵抗素子１０との接続部８にゲート電
極５に導入されている不純物（リン）が高抵抗素子側へ
製造高低中の熱処理によって拡散するのを抑制する多結
晶シリコン層９が設けられている。不純物拡散を抑制す
る多結晶シリコンＮ９としては５ｉｐｏｓ（Ｓ　ｅｍ　
ｉ　　上ｎｓｕｌａｔｉｎｇ　　Ｐｏ１ｙＳｉｌｉｃｏ
ｎ）を用いることができる。５ＩＰＯ８膜中の不純物拡
散は成膜時のＮ２０ガス流量の影響を受ける。第５図は
Ｓ　Ｉ　ＰＯ５中のリンの拡散長とＮ２０ガス流量の関
係を示す。同図が示すように成膜時のＮ２０の流量を３
０ＳＣＣＭ以上にすれば従来方法で形成された多結晶シ
リコン中のリンの拡散長（Ｎ２０を含まない場合）の１
／４以下に抑えることができる。

次に本実施例の製造方法を第４図（ａ）（ｂ）を用いて
説明する。第４図（ａ）に示すようにＰ型基板１上に駆
動用ＭＯＳＦＥＴのゲート５、転送用ＭＯ５ＦＥＴのゲ
ート４、ソース・ドレイン電極６を順次形成した後、高
抵抗素子と駆動用ＭＯ５ＦＥＴのゲート５とを接続する
窓８を形成する。次に全面に５ＩＰＯ５膜９を成長する
。成長条件はＬＰＣＶＤ法により、例えば、ＳｉＨ４流
量４００〜３００　ＳＣＣＭ、Ｎ２０流ｆ１３０〜４０
　ＳＣＣＭ、Ｎ２流量５００　ＳＣＣＭ、成長温度６０
０℃において２０００〜４０００Ａの膜厚成長する。次
に第４図（ｂ）に示すように全面をＣＦ４．ＳＦ６等の
エツチングガスを用いてドライエッチによりエッチバッ
クし、接続窓８内にのみ５ＩＰＯＳ膜９を残す。

この高低はＰＲ工程数の増加もなく極めて容易に行うこ
とができる。次に不純物を導入していない多結晶シリコ
ンにより高抵抗素子１０を形成する。

この多結晶シリコンは従来通りバイポーラＣＭＯ５ＳＲ
ＡＭのメモリセルの高抵抗素子とエミッタ電極を共用す
ることができる。

第２図は本発明の第２実施例の縦断面図である。

４は転送用ＭＯ９ＦＥＴのゲート電極、５は駆動用ＭＯ
５ＦＥＴのゲート電極である。駆動用ＭＯ５ＦＥＴゲー
ト５と不純物を含まない多結晶シリコン膜で形成された
高抵抗素子１０との接続部８と電源配線１４との接続部
８′の両方に不純物拡散を抑制する５ＩＰＯ３膜９が設
けられている。

本実施例では高抵抗素子１００両端にｓ　ｒ　ｐｏｓ膜
９が設けられているので第１実施例よりも抵抗長を短く
できさらに、ＳＲＡＭのセルを縮小することが可能にな
る。

［発明の効果］ 以上説明したように本発明は、駆動用ＭＯ３ＦＥＴのゲ
ート電極と高抵抗素子との接続部に不純物の拡散を抑制
する多結晶シリコン膜をＰＲ工程を増加させず設けるこ
とにより、ＳＲＡＭセルの面積を従来の１／２以下にす
ることができる。またバイポーラＣＭＯＳＳＲＡＭにお
いても高抵抗素子と、バイポーラトランジスタのエミッ
タ電極を従来通り同一の多結晶シリコンを用いて形成で
き、かつメモリセル面積の縮小が可能となる。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す縦断面図、第２図は
本発明の第２実施例を示す縦断面図、第３図は第２実施
例の平面図、第４図（ａ）（ｂ）は第１実施例の製造方
法を示す断面図、第５図は５ＩＰＯＳの不純物の拡散を
示すグラフである。 １　・　・　・　・　・ ２　・　・　◆　・　◆ ３　・　◆　・　◆　・ ４・　・　◆　・　◆ ５　・　・　・　◆　・ ６　・　・　・　・　◆ ８　◆　・　・　◆　・ ９　・　・　・　・　・ １０　・　◆　・　◆ １１　・　・　・　◆ ７、　１２．　１ １３　・　・　◆　・ １４　・　◆　・　・ １６　・　・　・　・ ・・Ｐ型基板、 ・・フィールド酸化膜、 ・・ゲート酸化膜、 ・・転送用ＭＯＳＦＥＴゲート電極、 ・・駆動用ＭＯ５ＦＥＴゲート電極、 ・・ｎ９ソース・ドレイン、 ・・ゲート−高抵抗素子接続窓、 ◆◆５ＩＰＯ５゜ ・・高抵抗多結晶シリコン膜、 ・・多結晶シリコン電源配線部、 ５・・・・層間絶縁膜、 ・・・・・引出し電極、 ・・・・・電源（Ｖ　ＣＣ）配線、 ・・・・・ダイレクトコンタクト窓、 １７　・ ・接地配線、 １８゜ ・コンタクト窓。

Claims (1)

1. 【特許請求の範囲】 一端が高不純物濃度の電源用配線に接続され他端が電界
   効果トランジスタの高不純物濃度層に接続された低不純
   物濃度の高抵抗負荷素子を有し、該高抵抗負荷素子と上
   記電界効果トランジスタとでメモリ回路の構成された半
   導体メモリ装置において、 上記高抵抗負荷素子の両端の少なくとも一方が不純物の
   拡散を抑制する多結晶シリコン層を介して上記電源用配
   線または高不純物濃度層に接続されていることを特徴と
   する半導体メモリ装置。