JPS58209165A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPS58209165A JPS58209165A JP57092883A JP9288382A JPS58209165A JP S58209165 A JPS58209165 A JP S58209165A JP 57092883 A JP57092883 A JP 57092883A JP 9288382 A JP9288382 A JP 9288382A JP S58209165 A JPS58209165 A JP S58209165A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
不発明゛は、浮遊ｒ−トと制御ダートを有するメモリセ
ルを半導体基板上にマ） ＩＪクス状に集積形成してな
る不揮発性半導体メモリ装置に係り、特に電気的にかつ
選択的に書き替え可能とした不揮発性半導体メモリ装置
に関する。
ルを半導体基板上にマ） ＩＪクス状に集積形成してな
る不揮発性半導体メモリ装置に係り、特に電気的にかつ
選択的に書き替え可能とした不揮発性半導体メモリ装置
に関する。
従来、浮遊ダートを有する不揮発性半導体メモリ素子は
、電気的に他と絶縁された浮遊ケ゛−トとその上部に制
御ケ゛−トを有するＭＯ８型電界効果トランジスタによ
シ構成されている。複数の記憶容量を有するメモリ装置
はこのメモリ素子をマトリクス状に配置して構成される
。
、電気的に他と絶縁された浮遊ケ゛−トとその上部に制
御ケ゛−トを有するＭＯ８型電界効果トランジスタによ
シ構成されている。複数の記憶容量を有するメモリ装置
はこのメモリ素子をマトリクス状に配置して構成される
。
第１図は従来提案されている電気的書替え可能な浮遊ケ
゛−トを有する不揮発性半導体メモリ素子の要部構造を
示している。基本的には、絶縁された浮遊ゲートＩ６お
よび制御ゲート１７をもつＭＯ８型電界効果トランノス
タである。
゛−トを有する不揮発性半導体メモリ素子の要部構造を
示している。基本的には、絶縁された浮遊ゲートＩ６お
よび制御ゲート１７をもつＭＯ８型電界効果トランノス
タである。
１１はｐ型Ｓｉ基板、１２および１３はそれぞれｎ＋型
のソースおよびドレイン領域、１４および１５はダート
絶縁膜である。浮遊ケ゛−ト１６とドレイン領域１３間
のダートｚ縁膜１４の一部１８か情報書替え領域であっ
て、トンネル電流か流れる程・“度の厚さく〜２００Ｘ
）に形成されている。
のソースおよびドレイン領域、１４および１５はダート
絶縁膜である。浮遊ケ゛−ト１６とドレイン領域１３間
のダートｚ縁膜１４の一部１８か情報書替え領域であっ
て、トンネル電流か流れる程・“度の厚さく〜２００Ｘ
）に形成されている。
このメモリ素子の書込みは、ドレイン領域１３を低電位
、制御ケ゛−ト１７を高電位として書替え領ｖ、１８に
おいてドレイン領域１３から浮遊ゲート１６へ電子がト
ンネル注入されることにより行われる。消去は、書込み
の場合と電位関係を逆にして書替え領域１８で逆方向に
トンネル電流を流すことにより行われる。また情報読出
しは、制御ゲート１６とドレイン領域１３に適尚な電位
を与え、浮遊ゲート１６への電荷注入の有無によってド
レイン領域１３とソース領域１２間に電流が流れるか否
かを検知することにより行われる。
、制御ケ゛−ト１７を高電位として書替え領ｖ、１８に
おいてドレイン領域１３から浮遊ゲート１６へ電子がト
ンネル注入されることにより行われる。消去は、書込み
の場合と電位関係を逆にして書替え領域１８で逆方向に
トンネル電流を流すことにより行われる。また情報読出
しは、制御ゲート１６とドレイン領域１３に適尚な電位
を与え、浮遊ゲート１６への電荷注入の有無によってド
レイン領域１３とソース領域１２間に電流が流れるか否
かを検知することにより行われる。
ところで、このような不揮発性メモリ素子をマトリクス
状に配置した場合、任意の素子に選択的な書込み、消去
を行うたのには、各素子毎に選択用トランジスタが必要
である。これはメモリの高集積化にとって大きな障害と
なる。このような選択用トランジスタを用いず、１素子
／セル構造で書込みおよび消去に選択性を持たせるには
、例えば浮遊ダートに対して容量結合する制御デートを
更に付加することが必要となる。
状に配置した場合、任意の素子に選択的な書込み、消去
を行うたのには、各素子毎に選択用トランジスタが必要
である。これはメモリの高集積化にとって大きな障害と
なる。このような選択用トランジスタを用いず、１素子
／セル構造で書込みおよび消去に選択性を持たせるには
、例えば浮遊ダートに対して容量結合する制御デートを
更に付加することが必要となる。
そのようなメモリセル構造として、３層の多結晶シリコ
ン膜を利用するものが既に提案されている。しかしなが
ら、３層多結晶シリコン膜を用いると、セル構造が複雑
になり、微細加工が難しく信頼性の高いメモリを得るこ
とが困難となる。また提【されている３層多結晶シリコ
ン膜を用いたメモリセルは、第１層多結晶シリコン膜に
より浮遊ケ゛−トヲ形成し、第２層、第３層多結晶シリ
コン膜でそれぞれ第１．第２の制御ケ゛−トを形成する
ものである。このような構成では、製造工程上、浮遊ケ
゛−ト下Ｃ・しきい値を、制御ケ゛−ト下のしきい値よ
り高くする事はむつかしい。ところが、をき込み、消去
特性の観点力・らは、その様な坐取にする事が望まれる
。
ン膜を利用するものが既に提案されている。しかしなが
ら、３層多結晶シリコン膜を用いると、セル構造が複雑
になり、微細加工が難しく信頼性の高いメモリを得るこ
とが困難となる。また提【されている３層多結晶シリコ
ン膜を用いたメモリセルは、第１層多結晶シリコン膜に
より浮遊ケ゛−トヲ形成し、第２層、第３層多結晶シリ
コン膜でそれぞれ第１．第２の制御ケ゛−トを形成する
ものである。このような構成では、製造工程上、浮遊ケ
゛−ト下Ｃ・しきい値を、制御ケ゛−ト下のしきい値よ
り高くする事はむつかしい。ところが、をき込み、消去
特性の観点力・らは、その様な坐取にする事が望まれる
。
本発明Ｑ＝、浮遊ケ゛−トと制御ダートを有する不揮発
性半導体メモリ素子をマ） ＩＪクス状に配置して、電
気的かつ選択的に情報書替えを可能とした、しかも簡便
な建造で高集積化が谷易な不揮発性午尋体メモリ装置を
提供することを目的とする。
性半導体メモリ素子をマ） ＩＪクス状に配置して、電
気的かつ選択的に情報書替えを可能とした、しかも簡便
な建造で高集積化が谷易な不揮発性午尋体メモリ装置を
提供することを目的とする。
本編明はまた、上記の如きメモリ素子を初期状態、誉込
み状態ともにＥタイプとして１素子／セル構造とした場
合に、消去状態で浮遊ダート下がＤタイプになっても不
都合なく選択的読出し動作を可能とした不揮発性半導体
メモリ装置を提供することを目的とする。
み状態ともにＥタイプとして１素子／セル構造とした場
合に、消去状態で浮遊ダート下がＤタイプになっても不
都合なく選択的読出し動作を可能とした不揮発性半導体
メモリ装置を提供することを目的とする。
本発明は、不揮発往生導体メモリ素子としてチャネル領
域とは別に選択的な書込みおよび消去を行う値域（書替
え領域）を設けた構造を用いる。即ち、基板内にメモリ
素子のソースまたはドレインと連続的に形成された不純
物領域を設け、この不純物値域上に絶縁膜を介してチャ
ネル領域上から連続ツーる浮遊ダートを設け、更にこの
浮遊ダートに対して容量結合するように第１および第２
の制御ダートを設ける。このような構造として、上記第
１．第２の制御ダートおよび不純物領域の電位関係を選
択することによって、不純物領域とその上の浮遊ダート
との間でトンネル効果により電荷の授受を行うことによ
り、１素子／セルのメモリセルアレイの選択的な書き替
えを可能としたことを基本とする。
域とは別に選択的な書込みおよび消去を行う値域（書替
え領域）を設けた構造を用いる。即ち、基板内にメモリ
素子のソースまたはドレインと連続的に形成された不純
物領域を設け、この不純物値域上に絶縁膜を介してチャ
ネル領域上から連続ツーる浮遊ダートを設け、更にこの
浮遊ダートに対して容量結合するように第１および第２
の制御ダートを設ける。このような構造として、上記第
１．第２の制御ダートおよび不純物領域の電位関係を選
択することによって、不純物領域とその上の浮遊ダート
との間でトンネル効果により電荷の授受を行うことによ
り、１素子／セルのメモリセルアレイの選択的な書き替
えを可能としたことを基本とする。
そして本発明は、上記の如き基本構造において、浮遊ダ
ートがチャネル領域全域をおおわず部分的におおうよう
に、いわゆるオフセットゲート構造とし、残りの部分を
第１．第２の制御デートの少くとも一方が読出し電極と
しておおうようにしたこと、また第１および第２の制御
ダートは同−膜をパターニングして分離形成したもので
あって、例えば２層多結晶シリコン膜によシ浮遊ｒ−ト
と第１．第２の制御ゲートを実現したことを特徴とする
。
ートがチャネル領域全域をおおわず部分的におおうよう
に、いわゆるオフセットゲート構造とし、残りの部分を
第１．第２の制御デートの少くとも一方が読出し電極と
しておおうようにしたこと、また第１および第２の制御
ダートは同−膜をパターニングして分離形成したもので
あって、例えば２層多結晶シリコン膜によシ浮遊ｒ−ト
と第１．第２の制御ゲートを実現したことを特徴とする
。
本発明によれは、ｌ素子／セル構成として電気的かつ選
択的に情報書き替えを可能とした不揮発性半導体メモリ
装置が得られる。また本発明によれば、初期状態、書込
み状態ともＥタイプとし、消去状態で浮遊ダート下がＤ
タイプとなったとしても、浮遊ダートをオフセットゲー
ト構造として第１または第２の制御ダートを読出し電極
として用いるため、非選択の読出し電極を零電位として
不都合なく選択読出し動作を行うことができる。また本
発明によれは、例えば第１および第２の制御ケ゛−トを
第１層多結晶シリコン膜により、浮遊ゲートを第２層多
結晶シリコン膜によシそれぞれ構成することによシ、簡
便な構造で微細加工も容易になるため高集積化が可能と
なる。また第１および第２の制御ゲートをマスクとして
浮遊ダート形成前にその下のしきい値制御を行うことが
可能であるため、第１および第２の制御ダート下のしき
い値を浮遊ダート下のしきい値よりも高くする事が容易
であシ、書き込みあるいは消去を行う際の特性のすぐれ
た素子を形成する事が容易である。
択的に情報書き替えを可能とした不揮発性半導体メモリ
装置が得られる。また本発明によれば、初期状態、書込
み状態ともＥタイプとし、消去状態で浮遊ダート下がＤ
タイプとなったとしても、浮遊ダートをオフセットゲー
ト構造として第１または第２の制御ダートを読出し電極
として用いるため、非選択の読出し電極を零電位として
不都合なく選択読出し動作を行うことができる。また本
発明によれは、例えば第１および第２の制御ケ゛−トを
第１層多結晶シリコン膜により、浮遊ゲートを第２層多
結晶シリコン膜によシそれぞれ構成することによシ、簡
便な構造で微細加工も容易になるため高集積化が可能と
なる。また第１および第２の制御ゲートをマスクとして
浮遊ダート形成前にその下のしきい値制御を行うことが
可能であるため、第１および第２の制御ダート下のしき
い値を浮遊ダート下のしきい値よりも高くする事が容易
であシ、書き込みあるいは消去を行う際の特性のすぐれ
た素子を形成する事が容易である。
第２図は本発明の一実施例のメモリ素子の要部構造を示
すもので、（ａ）か平面図、（ｂ）および（Ｃ）はそれ
ぞれ（−）のＡ −Ａ’およびＢ −Ｂ’断面である。
すもので、（ａ）か平面図、（ｂ）および（Ｃ）はそれ
ぞれ（−）のＡ −Ａ’およびＢ −Ｂ’断面である。
ｐ型Ｓｔ基板２１にｎ＋型のソース２２、ドレイン２３
を設け、これら両領域間のチャネル領域上にダート絶縁
膜２４を介して第１層多結晶シリコン膜を・母ターン形
成して得られた第１の制御ゲート２５および第２の制御
ケ” −ト２６を設け、更にその上にダート絶縁膜２７
を介して第２層多結晶シリコン膜による浮遊ゲート２８
を設けている。浮遊ｒ −ト２ ｇと第１および第２の
制御ゲート２５．２６との間の容量結合が適当な大きさ
となるように、浮遊ｒ−ト、？ ｓの一部を第１および
第２の制御ゲート２５．２６上をおおうように配設して
いる。また重要なことは、（、）および（ｂ）から明ら
かなように、浮遊ゲート２８はソース２２、ドレイン２
３に対してオフセットダート構造、即ちチャネル頭載の
中央部のみでチャネル制御が可能となっておシ、チャネ
ル領域の残りの部分を第１および第２の制御ケ”−ト２
５，２６がおおっていることである。
を設け、これら両領域間のチャネル領域上にダート絶縁
膜２４を介して第１層多結晶シリコン膜を・母ターン形
成して得られた第１の制御ゲート２５および第２の制御
ケ” −ト２６を設け、更にその上にダート絶縁膜２７
を介して第２層多結晶シリコン膜による浮遊ゲート２８
を設けている。浮遊ｒ −ト２ ｇと第１および第２の
制御ゲート２５．２６との間の容量結合が適当な大きさ
となるように、浮遊ｒ−ト、？ ｓの一部を第１および
第２の制御ゲート２５．２６上をおおうように配設して
いる。また重要なことは、（、）および（ｂ）から明ら
かなように、浮遊ゲート２８はソース２２、ドレイン２
３に対してオフセットダート構造、即ちチャネル頭載の
中央部のみでチャネル制御が可能となっておシ、チャネ
ル領域の残りの部分を第１および第２の制御ケ”−ト２
５，２６がおおっていることである。
つまり、浮遊ゲート２８と共に第１および第２の制御ｃ
ｍト２ｓ、２６が読出し動作に対してダート電極として
働くことになる。
ｍト２ｓ、２６が読出し動作に対してダート電極として
働くことになる。
情報書替え領域として、ソース２・２と連続的に形成さ
れたｎ＋型層２９をチャネル領域に隣接して設け、この
ｎ＋型層２９上に薄いケ°−ト絶縁膜３０を介して前記
浮遊ゲート２８を延在させている。デート絶縁膜２４．
２７は例えば８００Ｘ程度の熱酸化膜とし、情報書替え
領域のダート絶縁膜３０はトンネル効果を生じる程度、
例えば２００Ｘ程度の熱酸化膜とする。
れたｎ＋型層２９をチャネル領域に隣接して設け、この
ｎ＋型層２９上に薄いケ°−ト絶縁膜３０を介して前記
浮遊ゲート２８を延在させている。デート絶縁膜２４．
２７は例えば８００Ｘ程度の熱酸化膜とし、情報書替え
領域のダート絶縁膜３０はトンネル効果を生じる程度、
例えば２００Ｘ程度の熱酸化膜とする。
またこのような素子をマトリクス状に配列してビット選
択性を有するアレイを構成するために、ソース２２およ
び第１の制御ゲート２５は行方向に連続的に形成し、第
２の制御ゲート２６は各素子毎に形成したものをＡＡ’
配線３ノにより列方向に共通接続し、ドレイン２３はＡ
ｌ配線３２によυやはシ列方向に共通接続している。
択性を有するアレイを構成するために、ソース２２およ
び第１の制御ゲート２５は行方向に連続的に形成し、第
２の制御ゲート２６は各素子毎に形成したものをＡＡ’
配線３ノにより列方向に共通接続し、ドレイン２３はＡ
ｌ配線３２によυやはシ列方向に共通接続している。
なお、素子のチャネル領域各部のしきい値は例えば次の
ようにして制御されている。即ち、ダート電極を形成す
る前に予めチャネル領域全体にゾロンを２〜６Ｘ１０
ｃｍ イオン注入しておく。そして第１層多結晶シリ
コン膜を堆積して第１および第２の制御ゲート２５．２
６を・母ターン形成した後、これらの制御ダート２５゜
２６をマスクとしてゾロンを１×１０１３儒−２イオン
注入し、その後第２層多結晶シリコン膜による浮遊ゲー
ト２８を形成する。これにより、浮遊ゲート２８下のし
きい値は約５ｖとなり、第１および第２の制御ゲート２
５．２６下のしきい値は約１■となる。
ようにして制御されている。即ち、ダート電極を形成す
る前に予めチャネル領域全体にゾロンを２〜６Ｘ１０
ｃｍ イオン注入しておく。そして第１層多結晶シリ
コン膜を堆積して第１および第２の制御ゲート２５．２
６を・母ターン形成した後、これらの制御ダート２５゜
２６をマスクとしてゾロンを１×１０１３儒−２イオン
注入し、その後第２層多結晶シリコン膜による浮遊ゲー
ト２８を形成する。これにより、浮遊ゲート２８下のし
きい値は約５ｖとなり、第１および第２の制御ゲート２
５．２６下のしきい値は約１■となる。
次にこのメモリ素子の動作を説明する。このメモリ素子
には外部から、ドレイン電位ＶＤ、ソース電位ｖｓ、基
板電位ｖａｕｂ 、第１の制御ケ・−ト電位ｖｃＧ１、
第２の制御ダート電位ＶＣＧ２が印加される。このメモ
リ素子は第３図の等価回路で示されるから、浮遊ゲート
２８の電位ＶＦＧは一般的に次式で表わされる。
には外部から、ドレイン電位ＶＤ、ソース電位ｖｓ、基
板電位ｖａｕｂ 、第１の制御ケ・−ト電位ｖｃＧ１、
第２の制御ダート電位ＶＣＧ２が印加される。このメモ
リ素子は第３図の等価回路で示されるから、浮遊ゲート
２８の電位ＶＦＧは一般的に次式で表わされる。
ただし、ＣＣＦｌ ＋ ＣＣＦ２はそれぞれ第１．第２
の制・御ケゞ−ト２５，２６と浮遊ゲート２８０間の結
合容量、ｃＤＩ Ｃ５ｕｌ） ＋ ｃｓはそれぞれドレ
イン２３、基板２１、ノース２２（即ちｎ＋型層２９）
と浮遊ケ゛−ト、？−，！？の間の結合容量である。ｃ
ｃｒ。
の制・御ケゞ−ト２５，２６と浮遊ゲート２８０間の結
合容量、ｃＤＩ Ｃ５ｕｌ） ＋ ｃｓはそれぞれドレ
イン２３、基板２１、ノース２２（即ちｎ＋型層２９）
と浮遊ケ゛−ト、？−，！？の間の結合容量である。ｃ
ｃｒ。
とＣＣＦ２は略等しく、Ｃｓはこれより小さく設定され
る。上式から、ドレイン電位”Ｄ％基板電位■ａｕｂｓ
ソース電位Ｖ、を固定すると、第１の制御ｆ −ト２
５と第２の制御ゲート２６を用いて浮遊ゲート２８の電
位レベルは３つの状態をとり得ることがわかる。即ち（
１）第１の制御ゲート２５と第２の制御ゲート２６が共
に高電位の割合、（１１）第１の制御ゲート２５、第２
の制御ケ”−ト２６のいずれか一方が高電位で他方が低
電位の場合、（ｉｉＤｉｌｏ制御ゲート２５と第２の制
御ゲート２６が共に低電位の場合、の３つに対応して浮
遊ｆ、、−ト２８の電位が決まる。従って、（１）の状
態でかつソース電位■８が低電位の場合、および（ｉｌ
ｏの状態でかつソース電位ｖｓが高電位の場合にのみ、
ｎ＋型層２９の領域で浮遊ゲート２８下のダート絶縁膜
３０をトンネル電流が流れ、他の状態では流れないよう
に、このダート絶縁膜３０の膜厚を選ぶことによって、
この領域で選択的な書込みまたは消去を行うことができ
る。
る。上式から、ドレイン電位”Ｄ％基板電位■ａｕｂｓ
ソース電位Ｖ、を固定すると、第１の制御ｆ −ト２
５と第２の制御ゲート２６を用いて浮遊ゲート２８の電
位レベルは３つの状態をとり得ることがわかる。即ち（
１）第１の制御ゲート２５と第２の制御ゲート２６が共
に高電位の割合、（１１）第１の制御ゲート２５、第２
の制御ケ”−ト２６のいずれか一方が高電位で他方が低
電位の場合、（ｉｉＤｉｌｏ制御ゲート２５と第２の制
御ゲート２６が共に低電位の場合、の３つに対応して浮
遊ｆ、、−ト２８の電位が決まる。従って、（１）の状
態でかつソース電位■８が低電位の場合、および（ｉｌ
ｏの状態でかつソース電位ｖｓが高電位の場合にのみ、
ｎ＋型層２９の領域で浮遊ゲート２８下のダート絶縁膜
３０をトンネル電流が流れ、他の状態では流れないよう
に、このダート絶縁膜３０の膜厚を選ぶことによって、
この領域で選択的な書込みまたは消去を行うことができ
る。
実際には、第２図のメモリ素子は前述のように基板上に
マトリクス状に集積形成−されて１素子／セルのメモリ
アレイが構成される。例えば第４図に示すように４個の
メモリ素子Ｍ１〜Ｍ、（Ｄマトリクスを考える。Ｍｌと
ＭｌのソースＳｌは共通、Ｍ３とＭ４のソースｓ２も共
通である。同様に第１の制御ｒ−トＣＧ１１はＭｌ。
マトリクス状に集積形成−されて１素子／セルのメモリ
アレイが構成される。例えば第４図に示すように４個の
メモリ素子Ｍ１〜Ｍ、（Ｄマトリクスを考える。Ｍｌと
ＭｌのソースＳｌは共通、Ｍ３とＭ４のソースｓ２も共
通である。同様に第１の制御ｒ−トＣＧ１１はＭｌ。
Ｍｌに共通、第１の制御ダートＣＧ１２はＭ３゜Ｍ４に
共通である。またドレインＤ１および第２の制御ダート
ＣＧ２１はＭｌ、Ｍ３に共通、ドレインＤ２および第２
の制御ダートＣＧ２２はＭｌ。
共通である。またドレインＤ１および第２の制御ダート
ＣＧ２１はＭｌ、Ｍ３に共通、ドレインＤ２および第２
の制御ダートＣＧ２２はＭｌ。
Ｍ４に共通である。初期状態では各メモリ素子の浮遊ゲ
ートに電荷の蓄積がなく、この状態を例えば“０”とす
る。メモリ素子Ｍ １ （Ｃ７′−タを書込むには、第
１の制御ダートＣＧ１１ と第２の制御ケ゛−トＣＧ２
Ｈに＋２０Ｖを印加し、それ以外の全ての端子、即ちド
レインＤ１．Ｄ２、ソースＳ１＋ Ｓ２、第１の制御ダ
ートＣＧ１□、第２の制御ダートＣＧ２２はＱＶとする
。このようにすると、メモリ素子Ｍ１の浮遊ゲート２８
は高電位となり、この素子領域のケ゛−ト絶縁膜３０を
通してｎ型層２９からエレクトロンが浮遊ダート２８に
注入される。これによシメモリ素子Ｍ １はしきい値が
正方向に移動して書込み状態″′１”となる。
ートに電荷の蓄積がなく、この状態を例えば“０”とす
る。メモリ素子Ｍ １ （Ｃ７′−タを書込むには、第
１の制御ダートＣＧ１１ と第２の制御ケ゛−トＣＧ２
Ｈに＋２０Ｖを印加し、それ以外の全ての端子、即ちド
レインＤ１．Ｄ２、ソースＳ１＋ Ｓ２、第１の制御ダ
ートＣＧ１□、第２の制御ダートＣＧ２２はＱＶとする
。このようにすると、メモリ素子Ｍ１の浮遊ゲート２８
は高電位となり、この素子領域のケ゛−ト絶縁膜３０を
通してｎ型層２９からエレクトロンが浮遊ダート２８に
注入される。これによシメモリ素子Ｍ １はしきい値が
正方向に移動して書込み状態″′１”となる。
次にメモリ素子Ｍ１の内容を消去する場合には、ソース
５ｌｙＳ２に＋２０Ｖを印加シ、ドレイ”ＤＩ ＊ Ｄ
２は開放（または＋２０Ｖ）、！：し、第１の制御ダー
トＣＧ１１ と第２の制御ダートＣＧ２１ｔ″ＱＶ、第
１の制御ダートＣＧ１２と第２の制御ゲートｃｃ、を＋
２０Ｖとする。これにより、メモリ素子Ｍ１のみその浮
遊ゲート２８が低電位となシ、浮遊ゲート２８に蓄積さ
れていたエレクトロンがトンネル電流によってｎ型層２
９、即ちソースに放出されて０”状態に戻る。
５ｌｙＳ２に＋２０Ｖを印加シ、ドレイ”ＤＩ ＊ Ｄ
２は開放（または＋２０Ｖ）、！：し、第１の制御ダー
トＣＧ１１ と第２の制御ダートＣＧ２１ｔ″ＱＶ、第
１の制御ダートＣＧ１２と第２の制御ゲートｃｃ、を＋
２０Ｖとする。これにより、メモリ素子Ｍ１のみその浮
遊ゲート２８が低電位となシ、浮遊ゲート２８に蓄積さ
れていたエレクトロンがトンネル電流によってｎ型層２
９、即ちソースに放出されて０”状態に戻る。
メモリ素子Ｍ１の内容を読出す場合には、ドレインＤ１
に読出し電位（例えば＋５ｖ）、第１の制御ゲートＣＧ
１１および第２の制御ダートＣＧ２１に選択電位（例え
は＋５ｖ）を印加し、それ以外は全てＯｖとする。これ
によシ、メモリ素子Ｍｌが０”の場合にはチャネル電流
が茹れ、′１″の場合にはチャネル電流が流れないこと
から、”１′、″０＃の判別ができる。
に読出し電位（例えば＋５ｖ）、第１の制御ゲートＣＧ
１１および第２の制御ダートＣＧ２１に選択電位（例え
は＋５ｖ）を印加し、それ以外は全てＯｖとする。これ
によシ、メモリ素子Ｍｌが０”の場合にはチャネル電流
が茹れ、′１″の場合にはチャネル電流が流れないこと
から、”１′、″０＃の判別ができる。
ところで、上記のような消去動作では、しきい値は初期
状態に変化するのではなく、初期状態より更に負の方向
にまで変化する。この様子を第５図に示す。即ち、初期
状態”０＃でしきい値がＶｔｏ（〉０）、書込み状態″
１”でしきい値がＶｔＯより大きいＶＮで、いずれもＥ
タイプであるが、消去状態ではしきい値がＶｔ０（〈０
）のＤタイプになる。このような消去状態では、メモリ
素子が通常のゲート構造であるとすると、読出し動作に
際してダート電圧がＯＶの非選択状態にあるメモリ素子
にもチャネル電流が流れることになり、選択読出しがで
きなくなる。しかしこの実施例のメモリ素子は第２図（
ｂ）に示したように、浮遊ケ゛−ト２８をオフセット構
造とし、第１および第２の制御ゲート２５．２６が残り
のチャネル領域についてゲート電極として機能するよう
になっている。従って消去動作によって浮遊ｆｆ −ト
２８下の領域がＤタイプになっても、メモリ素子全体と
してのしきい値は第１および第２の制御ケ゛−ト２５゜
２６の下の領域で決まる初期状態のしきい値ＶｔＯ以下
にはならない。つまりメモリ素子は常にＥタイプの領域
で動作することになり、第１または第２の制御ダート２
５．２６の少くとも一方をＱＶとした非選択のメモリ素
子にチャネル電流が流れることはない。即ち、第５図に
示すように、選択される行列に対応する第１および第２
の制御ダートに選択電位Ｖ、を与え、それ以外の制御ダ
ートをＯＶとして、確実に選択的読出しが行われること
になる。
状態に変化するのではなく、初期状態より更に負の方向
にまで変化する。この様子を第５図に示す。即ち、初期
状態”０＃でしきい値がＶｔｏ（〉０）、書込み状態″
１”でしきい値がＶｔＯより大きいＶＮで、いずれもＥ
タイプであるが、消去状態ではしきい値がＶｔ０（〈０
）のＤタイプになる。このような消去状態では、メモリ
素子が通常のゲート構造であるとすると、読出し動作に
際してダート電圧がＯＶの非選択状態にあるメモリ素子
にもチャネル電流が流れることになり、選択読出しがで
きなくなる。しかしこの実施例のメモリ素子は第２図（
ｂ）に示したように、浮遊ケ゛−ト２８をオフセット構
造とし、第１および第２の制御ゲート２５．２６が残り
のチャネル領域についてゲート電極として機能するよう
になっている。従って消去動作によって浮遊ｆｆ −ト
２８下の領域がＤタイプになっても、メモリ素子全体と
してのしきい値は第１および第２の制御ケ゛−ト２５゜
２６の下の領域で決まる初期状態のしきい値ＶｔＯ以下
にはならない。つまりメモリ素子は常にＥタイプの領域
で動作することになり、第１または第２の制御ダート２
５．２６の少くとも一方をＱＶとした非選択のメモリ素
子にチャネル電流が流れることはない。即ち、第５図に
示すように、選択される行列に対応する第１および第２
の制御ダートに選択電位Ｖ、を与え、それ以外の制御ダ
ートをＯＶとして、確実に選択的読出しが行われること
になる。
こうしてこの実施例によれば、１素子／セル構造でビッ
ト選択性を有する電気゛的書替え可能な不揮発性メモリ
が実現する。そしてこの実施例によれば、第１および第
２の制御ダートは同じ多結晶シリコン膜を・やターニン
グして得られるから、多結晶シリコン膜は２層積層する
だけであジ、従って簡単な構造とな９微細加工も容易で
あるから信頼性よい高集積化メモリが実現できる。また
浮遊デートをオフセットヶ９−ト構造とし、残りのチャ
ネル領域を第１．第２の制御ダートがおおうようにする
ことで、非選択セルが消去状態でＤタイプシてなってい
たとしても、何ら支障なくビット選択性を保持すること
ができ・る。更に制御ダートを筆１層多結晶シリコン膜
、浮遊ダートを第２層多結晶シリコン膜で形成すること
により、浮遊ゲート下のしきい値を＋１．御ゲート下の
そカより高い直に制御するこ、とが容易であり、従って
、１御ゲート２５，２６、下のしきい値は非選択時に印
加されるｏ■よシ高く、かつ、よみ出し時の印加電圧■
Ｒよシ低い値に、１だ、浮遊ゲート２８下の浮遊ゲート
２８に電荷の注入されていない状態でのしきい値ＶｔＯ
をほぼＶｇＫ％しくする事ができる。その利点は、書き
込み、消去を前記のような方法で行うと各々のしきい値
ｖｔ１．ｖ′ｔｏはＶｔＯに関して対称になり、従って
ＶｉＱと■Ｒは一致する事が望ましいからで−ある。更
にまたこの実施例によれば、読出しに際して２つの制御
ダートを用いてデコードできるため周辺回路が簡単にな
るという効果も得られる。
ト選択性を有する電気゛的書替え可能な不揮発性メモリ
が実現する。そしてこの実施例によれば、第１および第
２の制御ダートは同じ多結晶シリコン膜を・やターニン
グして得られるから、多結晶シリコン膜は２層積層する
だけであジ、従って簡単な構造とな９微細加工も容易で
あるから信頼性よい高集積化メモリが実現できる。また
浮遊デートをオフセットヶ９−ト構造とし、残りのチャ
ネル領域を第１．第２の制御ダートがおおうようにする
ことで、非選択セルが消去状態でＤタイプシてなってい
たとしても、何ら支障なくビット選択性を保持すること
ができ・る。更に制御ダートを筆１層多結晶シリコン膜
、浮遊ダートを第２層多結晶シリコン膜で形成すること
により、浮遊ゲート下のしきい値を＋１．御ゲート下の
そカより高い直に制御するこ、とが容易であり、従って
、１御ゲート２５，２６、下のしきい値は非選択時に印
加されるｏ■よシ高く、かつ、よみ出し時の印加電圧■
Ｒよシ低い値に、１だ、浮遊ゲート２８下の浮遊ゲート
２８に電荷の注入されていない状態でのしきい値ＶｔＯ
をほぼＶｇＫ％しくする事ができる。その利点は、書き
込み、消去を前記のような方法で行うと各々のしきい値
ｖｔ１．ｖ′ｔｏはＶｔＯに関して対称になり、従って
ＶｉＱと■Ｒは一致する事が望ましいからで−ある。更
にまたこの実施例によれば、読出しに際して２つの制御
ダートを用いてデコードできるため周辺回路が簡単にな
るという効果も得られる。
なお本発明は上記実施例に限られるものではない。例え
ばメモリ素子のソース、ドレインについては上記実施例
と逆に考えてもよいし、ｐチャネルのメモリ素子を用い
ることもできる。
ばメモリ素子のソース、ドレインについては上記実施例
と逆に考えてもよいし、ｐチャネルのメモリ素子を用い
ることもできる。
また第１．第２の制御ダートのうちいずれか一方のみが
浮遊ダートでおおわれていないチャネル領域上をおおう
ように配設しても、ビット選択性をもたせることが可能
であるう
浮遊ダートでおおわれていないチャネル領域上をおおう
ように配設しても、ビット選択性をもたせることが可能
であるう
第１図Ｎ−％（’Ｊは従来の不揮発性半導体メモリ素子
の要部構造を示す図、第２図（、）〜（Ｃ）は本発明の
一実施例におけるメモリ素子の要部構造を示す図、第３
図はそのメモリ素子の等価回路図、第４図は上記メモリ
素子をマトリクス配列した様子を示す図、第５図は上記
メモリ素子の動作特性を疋」“図である。 ２ノ・・・ｐ型Ｓｉ基板、２２・・・ｎ型ソース、２３
・・・ｎ＋型ドレイン、２４，２７．３０・・・ダート
絶縁膜、２５・・・第１の制御ｒ〜ト（第１層多結晶シ
リコン膜）、２６・・・第２の制御ダート（第１層多結
晶シリコン膜）、２８・・・浮遊ケ゛−ト（第２層多結
晶シリコン膜）、２９・・・ｎ＋型層（書替え領域）、
ｓｒ、３２・・・Ａｌ配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 ＶＣＧ＋ ＶＣＧ２ 第４図 第５図
の要部構造を示す図、第２図（、）〜（Ｃ）は本発明の
一実施例におけるメモリ素子の要部構造を示す図、第３
図はそのメモリ素子の等価回路図、第４図は上記メモリ
素子をマトリクス配列した様子を示す図、第５図は上記
メモリ素子の動作特性を疋」“図である。 ２ノ・・・ｐ型Ｓｉ基板、２２・・・ｎ型ソース、２３
・・・ｎ＋型ドレイン、２４，２７．３０・・・ダート
絶縁膜、２５・・・第１の制御ｒ〜ト（第１層多結晶シ
リコン膜）、２６・・・第２の制御ダート（第１層多結
晶シリコン膜）、２８・・・浮遊ケ゛−ト（第２層多結
晶シリコン膜）、２９・・・ｎ＋型層（書替え領域）、
ｓｒ、３２・・・Ａｌ配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 ＶＣＧ＋ ＶＣＧ２ 第４図 第５図
Claims (2)
- （１） 浮遊ダートと制御ダートを有するメモリ素子
を半導体基板上にマ） ＩＪクス状に集積形成してなる
不揮発性半導体メモリ装置において、各メモリ素子は、
半導体基板に互いに離隔して形成されたソースおよびド
レインと、これらソースまたはドレインと連続的に形成
された同じ導電型の不純物領域と、この不純物領豐上お
よび前記ソース、ドレイン間のチャネル領域上に絶縁膜
を介して連続的に形成された浮遊ゲートと、この浮遊ダ
ートに容量結合するように設けられた第１２よび第２の
制御ダートとを備え、前記浮遊ケ゛−トは前記チャネル
領域上を部分的におおうように配設され、前記第１およ
び第２の制御ケ゛−トは同−膜をパターニングして分離
形成されたものであって少くとも一方が前記チャネル領
域上の浮遊ダートがおおわない部分をおおうように、か
つ一方が行方向、他方が列方向に共通接続されて配設さ
れていることを特徴とする不揮発性半導体メモリ装置。 - （２）前記第１および第２の制御ダートが第１層多結晶
シリコン膜、前記浮遊ダートが第２層多結晶シリコン膜
によシそれぞれ形成され、かつ前記チャネル領域上の制
御ｙ−ト下のしきい値が浮遊ｒ−ト下のそれよシ低い値
に設定されている特許請求の範囲第１項記載の不揮発性
半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092883A JPS58209165A (ja) | 1982-05-31 | 1982-05-31 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092883A JPS58209165A (ja) | 1982-05-31 | 1982-05-31 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58209165A true JPS58209165A (ja) | 1983-12-06 |
Family
ID=14066847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57092883A Pending JPS58209165A (ja) | 1982-05-31 | 1982-05-31 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58209165A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618876A (en) * | 1984-07-23 | 1986-10-21 | Rca Corporation | Electrically alterable, nonvolatile floating gate memory device |
| US5049516A (en) * | 1987-12-02 | 1991-09-17 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor memory device |
| US5153684A (en) * | 1988-10-19 | 1992-10-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with offset transistor |
| US5210048A (en) * | 1988-10-19 | 1993-05-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with offset transistor and method for manufacturing the same |
| US6188121B1 (en) * | 1997-07-23 | 2001-02-13 | Sgs-Thomson Microelectronics S.R.L. | High voltage capacitor |
-
1982
- 1982-05-31 JP JP57092883A patent/JPS58209165A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618876A (en) * | 1984-07-23 | 1986-10-21 | Rca Corporation | Electrically alterable, nonvolatile floating gate memory device |
| US5049516A (en) * | 1987-12-02 | 1991-09-17 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor memory device |
| US5153684A (en) * | 1988-10-19 | 1992-10-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with offset transistor |
| US5210048A (en) * | 1988-10-19 | 1993-05-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with offset transistor and method for manufacturing the same |
| US6188121B1 (en) * | 1997-07-23 | 2001-02-13 | Sgs-Thomson Microelectronics S.R.L. | High voltage capacitor |
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