JPH0360525A - Ｐｗｍ方式ａ／ｄ変換器 - Google Patents
Ｐｗｍ方式ａ／ｄ変換器Info
- Publication number
- JPH0360525A JPH0360525A JP20046489A JP20046489A JPH0360525A JP H0360525 A JPH0360525 A JP H0360525A JP 20046489 A JP20046489 A JP 20046489A JP 20046489 A JP20046489 A JP 20046489A JP H0360525 A JPH0360525 A JP H0360525A
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- JP
- Japan
- Prior art keywords
- clock
- frequency
- photocoupler
- integrator
- reference clock
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＡ／Ｄ変換器に関し、特に、ＰＷＭ（パルス幅
変調）方式のＡ／Ｄ変換器に関する。
変調）方式のＡ／Ｄ変換器に関する。
（従来の技術）
ＰＷＭ方式のＡ／Ｄ変換器は、デジタル出力を入力端の
アナログ部へ帰還する必要がなくアナログ部とデジタル
部との分離が容易であり、また、ノーマルモードにおけ
るノイズ除去特性が非常に優れている等の特徴を有し、
低速用Ａ／Ｄ変換器として広く用いられている。
アナログ部へ帰還する必要がなくアナログ部とデジタル
部との分離が容易であり、また、ノーマルモードにおけ
るノイズ除去特性が非常に優れている等の特徴を有し、
低速用Ａ／Ｄ変換器として広く用いられている。
第３図は従来のＰＷＭ方式Ａ／Ｄ変換器の一例の構成を
示す回路図である。
示す回路図である。
本従来例では、アナログ部１とデジタル部２とが分離さ
れており、入力信号（直流電圧）Ｖｌは入力抵抗Ｒ１を
介してオペアンプ３とコンデンサＣ１とで構成される積
分器４に入力される。この積分器４の入力端（オペアン
プ３．コンデンサＣ１、入力抵抗Ｒ１の共通接続点）に
は測定用クロックが供給され、この測定用クロックはデ
ジタル部２内の基準クロック発生回路５から発生する基
準クロックＡを、フォトカプラ６を介してアナログ部１
に伝達してバッファアンプ７で増幅することにより得ら
れ、この測定用クロックは抵抗Ｒ２゜コンデンサＣ２を
介して積分器４の入力端に供給される。
れており、入力信号（直流電圧）Ｖｌは入力抵抗Ｒ１を
介してオペアンプ３とコンデンサＣ１とで構成される積
分器４に入力される。この積分器４の入力端（オペアン
プ３．コンデンサＣ１、入力抵抗Ｒ１の共通接続点）に
は測定用クロックが供給され、この測定用クロックはデ
ジタル部２内の基準クロック発生回路５から発生する基
準クロックＡを、フォトカプラ６を介してアナログ部１
に伝達してバッファアンプ７で増幅することにより得ら
れ、この測定用クロックは抵抗Ｒ２゜コンデンサＣ２を
介して積分器４の入力端に供給される。
積分器４の出力信号はコンパレータ８に入力され、この
コンパレータ８の相補出力Ｑ１．Ｑ２はそれぞれコトロ
ールロジック９およびアンプＩＯに入力される。アンプ
ｌＯの出力によりスイッチｓｖｌが切換えられ、これに
より極性の異なる２つの基準電流＋１．、−１．が交互
に供給される。
コンパレータ８の相補出力Ｑ１．Ｑ２はそれぞれコトロ
ールロジック９およびアンプＩＯに入力される。アンプ
ｌＯの出力によりスイッチｓｖｌが切換えられ、これに
より極性の異なる２つの基準電流＋１．、−１．が交互
に供給される。
コントロールロジック９の出力信号はカウンタおよびラ
ッチｔｉに入力され、所定のカウントが行われ、入力信
号■１がデジタル信号に変換される。
ッチｔｉに入力され、所定のカウントが行われ、入力信
号■１がデジタル信号に変換される。
なお、アナログ部１とデジタル部２とが分離されている
のは、デジタルノイズがアナログ部に重畳されるのを防
止するためや、使用される基準電圧等が異なることによ
る悪影響を防止するためである。
のは、デジタルノイズがアナログ部に重畳されるのを防
止するためや、使用される基準電圧等が異なることによ
る悪影響を防止するためである。
本従来例におけるＡ／Ｄ変換動作を第４図を用いて説明
する。
する。
積分器４の入力端に入力信号Ｖ１が印加されることによ
り、入力抵抗Ｒ１を介して入力信号電流１１が流れる。
り、入力抵抗Ｒ１を介して入力信号電流１１が流れる。
これに加えてデユーティ−５０％の測定用クロック信号
（すなわち±Ｉｃのクロック電流）が供給される。また
、コンパレータ８の出力の極性に合わせてスイッチＳＷ
Ｉが切換えられ、基準電流＋Ｉ□または−ＩＲが供給さ
れる。
（すなわち±Ｉｃのクロック電流）が供給される。また
、コンパレータ８の出力の極性に合わせてスイッチＳＷ
Ｉが切換えられ、基準電流＋Ｉ□または−ＩＲが供給さ
れる。
この動作によって１規定サイクル中に、ｔｌ。
ｔ２．ｔ３．ｔ４の各積分期間が発生する。入力信号ｖ
１が正の場合、ｔ１期間中は（−ＩＣ＋ＩＲ＋Ｉ＋ ）
で、ｔ２期間中は（＋ＩＣ＋ＩＲ＋１、）で、ｔ３期間
中は（＋ＩＣＩＲ＋Ｉ＋）で、ｔ４期間中は（ＩＣＩＲ
＋Ｉりでそれぞれ積分することになり、この積分動作は
、ｔｌ＋ｔ４− ｔ ２＋ ｔ ３を満足するように行
われる。この結果、次の変換式が得られる。
１が正の場合、ｔ１期間中は（−ＩＣ＋ＩＲ＋Ｉ＋ ）
で、ｔ２期間中は（＋ＩＣ＋ＩＲ＋１、）で、ｔ３期間
中は（＋ＩＣＩＲ＋Ｉ＋）で、ｔ４期間中は（ＩＣＩＲ
＋Ｉりでそれぞれ積分することになり、この積分動作は
、ｔｌ＋ｔ４− ｔ ２＋ ｔ ３を満足するように行
われる。この結果、次の変換式が得られる。
Ｖｌ−Ｒ１・Ｉ３・ （Ｔ２−ＴＩ）／ （ＴＩ＋Ｔ２
） したがって、コバレータ８の出力Ｑ１の極性が反転する
までの期間をカウントすれば、そのカウント値を上記変
換式にあてはめることによりデジタル値は一意的に決ま
り、これにより入力信号Ｖ１をデジタル信号に変換する
ことができる。
） したがって、コバレータ８の出力Ｑ１の極性が反転する
までの期間をカウントすれば、そのカウント値を上記変
換式にあてはめることによりデジタル値は一意的に決ま
り、これにより入力信号Ｖ１をデジタル信号に変換する
ことができる。
（発明が解決しようとする課題）
上述した従来のＰＷＭ方式のＡ／Ｄ変換器は、アナログ
部とデジタル部とをフォトカプラを用いて結合している
ため、このフォトカプラの応答特性に起因して、供給さ
れる測定用クロックのデユーティが５０％からずれてし
まい、ＰＷＭ積分器の出力にオフセットが生じてしまう
欠点がある。
部とデジタル部とをフォトカプラを用いて結合している
ため、このフォトカプラの応答特性に起因して、供給さ
れる測定用クロックのデユーティが５０％からずれてし
まい、ＰＷＭ積分器の出力にオフセットが生じてしまう
欠点がある。
すなわち、第５図に示すように、基準クロック発生回路
５から出力されるクロックＡ（周期２Ｔ）のデユーティ
−が５０％であっても、フォトカプラの特性に起因して
第３図中のＢ点では波形がなまり、その結果、Ｃ点では
τ〕１ τ２の遅延が生じ、デユーティ−は（Ｔ−τ１
＋τ２）／ （Ｔ＋で１−τ２）となってしまう。ここ
で、ＴはクロックＡの半周期であり、τ１はフォトカプ
ラの立ち上がり特性に起因するハイレベル検出までの遅
延時間であり、τ２はフォトカプラの立ち下がり特性に
起因するロウレベル検出までの遅延時間である。
５から出力されるクロックＡ（周期２Ｔ）のデユーティ
−が５０％であっても、フォトカプラの特性に起因して
第３図中のＢ点では波形がなまり、その結果、Ｃ点では
τ〕１ τ２の遅延が生じ、デユーティ−は（Ｔ−τ１
＋τ２）／ （Ｔ＋で１−τ２）となってしまう。ここ
で、ＴはクロックＡの半周期であり、τ１はフォトカプ
ラの立ち上がり特性に起因するハイレベル検出までの遅
延時間であり、τ２はフォトカプラの立ち下がり特性に
起因するロウレベル検出までの遅延時間である。
この遅延によるオフセットを小さくするためには高速な
フォトカプラを使用しなければならないが、この場合は
コスト高となってしまう。
フォトカプラを使用しなければならないが、この場合は
コスト高となってしまう。
また、オフセット補正回路を設けて微調整を行うことに
よりオフセットを除去することも考えられるが、この場
合は装置が大型化するとともにコスト高となってしまう
。
よりオフセットを除去することも考えられるが、この場
合は装置が大型化するとともにコスト高となってしまう
。
本発明は上述した問題点に鑑みてなされたものであり、
その目的はフォトカプラの特性に起因して発生するＰＷ
Ｍ積分器のオフセットを、回路の複雑化やコスト高を招
くことなく除去し、Ａ／Ｄ変換器の信頼性を向上させる
ことにある。
その目的はフォトカプラの特性に起因して発生するＰＷ
Ｍ積分器のオフセットを、回路の複雑化やコスト高を招
くことなく除去し、Ａ／Ｄ変換器の信頼性を向上させる
ことにある。
（課題を解決するための手段）
本発明のＰＷＭ方式のＡ／Ｄ変換器は、周波数が前記測
定用クロックのｎ倍（ｎは２以上の自然数）である基準
クロックを発生させる基準クロック発生手段と、該基準
クロックを、前記基準クロック発生手段とは電気的に分
離された部分に伝達するためのフォトカプラと、該フォ
トカプラを介して得られる前記基準クロックをｎ分周し
てデユーティ−５０％の前記測定用クロックを出力する
ｎ分周回路とを有することを特徴とする。
定用クロックのｎ倍（ｎは２以上の自然数）である基準
クロックを発生させる基準クロック発生手段と、該基準
クロックを、前記基準クロック発生手段とは電気的に分
離された部分に伝達するためのフォトカプラと、該フォ
トカプラを介して得られる前記基準クロックをｎ分周し
てデユーティ−５０％の前記測定用クロックを出力する
ｎ分周回路とを有することを特徴とする。
（作用）
周波数逓倍したクロックをフォトカプラにより伝送し、
この結果得られるオフセットの生じたクロックを、例え
ば立ち上がりあるいは立ち下がりのいずれか一つをトリ
ガエツジとして用いて分周し、波形整形することにより
、デユーティ−５０％の測定用クロックを得る。
この結果得られるオフセットの生じたクロックを、例え
ば立ち上がりあるいは立ち下がりのいずれか一つをトリ
ガエツジとして用いて分周し、波形整形することにより
、デユーティ−５０％の測定用クロックを得る。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図、第２図は本実施例
の動作を説明するための波形図である。
の動作を説明するための波形図である。
本実施例の基本的なＡ／Ｄ変換動作は第３図の従来例と
同様であるので説明を省略し、特徴的な部分とその動作
だけを説明する。なお、図中、従来例と同一あるいは相
当する部分には同一の符号を付しである。
同様であるので説明を省略し、特徴的な部分とその動作
だけを説明する。なお、図中、従来例と同一あるいは相
当する部分には同一の符号を付しである。
本実施例の特徴は、デジタル部２の基準クロック発生回
路６から発生する基準クロックＥの周波数を、測定用ク
ロックとして必要な周波数の２倍としたこと、および、
アナログ部１において、バッファアンプ７と抵抗Ｒ２と
の間に新たに２分周回路１２を設けたことである。この
２分周回路１２はポジティブエツジトリガーのＴ型フリ
ップフロップで構成されている。
路６から発生する基準クロックＥの周波数を、測定用ク
ロックとして必要な周波数の２倍としたこと、および、
アナログ部１において、バッファアンプ７と抵抗Ｒ２と
の間に新たに２分周回路１２を設けたことである。この
２分周回路１２はポジティブエツジトリガーのＴ型フリ
ップフロップで構成されている。
第２図に示すようにフォトカプラ５に入力される基準ク
ロックＥの周波数は、従来例の２倍となっている（すな
わち半周期がＴ／２である）。フォトカプラで伝送後の
Ｂ点の波形は従来例と同様になまってしまい、バッファ
アンプ７を通したクロックのデユーティ−は５０％から
ずれてしまう。
ロックＥの周波数は、従来例の２倍となっている（すな
わち半周期がＴ／２である）。フォトカプラで伝送後の
Ｂ点の波形は従来例と同様になまってしまい、バッファ
アンプ７を通したクロックのデユーティ−は５０％から
ずれてしまう。
しかし、これをＴ型フリップフロップからなる２分周回
路Ｉ２で２分周し、波形整形することにより、所望の周
期（２Ｔ）でかつデユーティ−５０％の測定用クロック
（Ｄ点の波形）を得ることができる。
路Ｉ２で２分周し、波形整形することにより、所望の周
期（２Ｔ）でかつデユーティ−５０％の測定用クロック
（Ｄ点の波形）を得ることができる。
本実施例はフォトカプラ５は従来と同じ安価なものでよ
く、また、フリップフロップ等で構成された２分周回路
を一つ付加するだけでよく、装置が大型化したりコスト
高となることがない。
く、また、フリップフロップ等で構成された２分周回路
を一つ付加するだけでよく、装置が大型化したりコスト
高となることがない。
なお、本実施例では、もとのクロックを２逓倍しておき
、フォトカプラ通過後に２分周する構成としたが、これ
に限定されず逓倍比（分周比）は任意に選択できる。
、フォトカプラ通過後に２分周する構成としたが、これ
に限定されず逓倍比（分周比）は任意に選択できる。
（発明の効果）
以上説明したように本発明は、フォトカプラを通過して
オフセットが生じたクロックを簡単な構成の分周回路で
分周して波形整形する構成とすることにより、ＰＷＭ積
分器の出力からオフセットを除去することができ、ＰＷ
Ｍ方式のＡ／Ｄ変換器の精度を向上させることができる
。
オフセットが生じたクロックを簡単な構成の分周回路で
分周して波形整形する構成とすることにより、ＰＷＭ積
分器の出力からオフセットを除去することができ、ＰＷ
Ｍ方式のＡ／Ｄ変換器の精度を向上させることができる
。
また、高価なフォトカプラを必要とせず、付加する回路
も簡単なものでよいため、装置が大型化したりコスト高
を招くこともなく、容易に実現可能である。
も簡単なものでよいため、装置が大型化したりコスト高
を招くこともなく、容易に実現可能である。
第１図は本発明の一実施例の構成を示す回路図、第２図
は第１図の実施例の特徴的な動作を説明するための波形
図、 第３図は従来例の回路図、 第４図は第３図の従来例の基本的動作を説明するための
タイミングチャート、 第５図は第３図の従来例の問題点を説明するための波形
図である。 １・・・アナログ部 ２・・・デジタル部３・・
・オペアンプ ４・・・積分器５・・・フォトカ
プラ ６・・・基準クロック発生回路 ７・・・バッファアンプ ８・・・コンパレータ９・
・・アンプ ＩＯ・・・コントロールロジック ｌｌ・・・カウンタおよびラッチ Ｒ１・・・入力抵抗 Ｒ２・・・抵抗Ｃ１，Ｃ２
・・・コンデンサ ｈ・・・入力信号電流 ±ＩＲ・・・基準電流 Ｅ・・・周波数逓倍された基準クロック第２ 図
は第１図の実施例の特徴的な動作を説明するための波形
図、 第３図は従来例の回路図、 第４図は第３図の従来例の基本的動作を説明するための
タイミングチャート、 第５図は第３図の従来例の問題点を説明するための波形
図である。 １・・・アナログ部 ２・・・デジタル部３・・
・オペアンプ ４・・・積分器５・・・フォトカ
プラ ６・・・基準クロック発生回路 ７・・・バッファアンプ ８・・・コンパレータ９・
・・アンプ ＩＯ・・・コントロールロジック ｌｌ・・・カウンタおよびラッチ Ｒ１・・・入力抵抗 Ｒ２・・・抵抗Ｃ１，Ｃ２
・・・コンデンサ ｈ・・・入力信号電流 ±ＩＲ・・・基準電流 Ｅ・・・周波数逓倍された基準クロック第２ 図
Claims (1)
- 【特許請求の範囲】 積分器の入力端にＡ／Ｄ変換すべきアナログ信号を入
力し、該アナログ信号とは別に、前記入力端にデューテ
ィー５０％の測定用クロックを供給し、前記積分器の出
力をコンパレータに入力し、該コンパレータの出力の極
性に合わせて、極性の異なる２つの基準電流を交互に切
換えながら前記積分器の入力端に供給し、前記積分器に
おける積分期間をカウンタでカウントし、そのカウント
を用いて前記アナログ信号をデジタル信号に変換するＰ
ＷＭ方式Ａ／Ｄ変換器において、 周波数が前記測定用クロックのｎ倍（ｎは２以上の自然
数）である基準クロックを発生させる基準クロック発生
手段と、 該基準クロックを、前記基準クロック発生手段とは電気
的に分離された部分に伝達するためのフォトカプラと、 該フォトカプラを介して得られる前記基準クロックをｎ
分周してデューティー５０％の前記測定用クロックを出
力するｎ分周回路とを有することを特徴とするＰＷＭ方
式Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20046489A JPH0360525A (ja) | 1989-07-28 | 1989-07-28 | Ｐｗｍ方式ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20046489A JPH0360525A (ja) | 1989-07-28 | 1989-07-28 | Ｐｗｍ方式ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0360525A true JPH0360525A (ja) | 1991-03-15 |
Family
ID=16424749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20046489A Pending JPH0360525A (ja) | 1989-07-28 | 1989-07-28 | Ｐｗｍ方式ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0360525A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010507944A (ja) * | 2006-10-27 | 2010-03-11 | ザトーリウス アクチエン ゲゼルシャフト | 測定増幅装置および方法 |
| JP2010507945A (ja) * | 2006-10-27 | 2010-03-11 | ザトーリウス アクチエン ゲゼルシャフト | 測定増幅装置および方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5749866A (en) * | 1980-09-09 | 1982-03-24 | Yokogawa Hokushin Electric Corp | Analog-digital converter and digital voltmeter |
| JPS5840941B2 (ja) * | 1978-07-10 | 1983-09-08 | ダイセル化学工業株式会社 | アルキルアミンの製造法 |
| JPH01183918A (ja) * | 1988-01-19 | 1989-07-21 | Yokogawa Electric Corp | 帰還パルス幅変調方式ａ／ｄ変換方法 |
-
1989
- 1989-07-28 JP JP20046489A patent/JPH0360525A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840941B2 (ja) * | 1978-07-10 | 1983-09-08 | ダイセル化学工業株式会社 | アルキルアミンの製造法 |
| JPS5749866A (en) * | 1980-09-09 | 1982-03-24 | Yokogawa Hokushin Electric Corp | Analog-digital converter and digital voltmeter |
| JPH01183918A (ja) * | 1988-01-19 | 1989-07-21 | Yokogawa Electric Corp | 帰還パルス幅変調方式ａ／ｄ変換方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010507944A (ja) * | 2006-10-27 | 2010-03-11 | ザトーリウス アクチエン ゲゼルシャフト | 測定増幅装置および方法 |
| JP2010507945A (ja) * | 2006-10-27 | 2010-03-11 | ザトーリウス アクチエン ゲゼルシャフト | 測定増幅装置および方法 |
| JP4859983B2 (ja) * | 2006-10-27 | 2012-01-25 | ザトーリウス ウェイング テクノロジー ゲーエムベーハー | 測定増幅装置および方法 |
| JP4865037B2 (ja) * | 2006-10-27 | 2012-02-01 | ザトーリウス ウェイング テクノロジー ゲーエムベーハー | 測定増幅装置および方法 |
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