JPS62280656A - パルス発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の詳細な説明 〔産業上の利用分野〕 本発明は、ノセルス発生器、詳しくは誤差校正・ぜルス
を発生するパルス発生器に関するものである。

〔従来技術〕

従来のユニツマ−サル・タイマー（カウンタ）（以下Ｕ
ＴＣという。）は、単発パルスの・ぐルス幅を計測する
のに、測定するパルスの始めから終りまでの間に入力す
る基部クロックツにルスの周期数を計数している。従っ
て、ＵＴＣの測定分解能は基準クロックパルスの周期に
よって制限される。第２図は、ＵＴＣの測定分解能を向
上するための従来の構成例を示す。第２図に示すように
、入力パルスは、タイマー（２）と開始（前縁）誤差パ
ルス発生器（４）と停止（後縁）誤差ノ々ルス発生器（
６）へ入力される。開始誤差パルス発生器（４）は、測
定する入力パルスの始端から次のクロック縁までの時間
に等しいノｅルス幅の開始誤差パルスを発生する。同様
Ｋ、停止誤差・ぐルス発生器（６）は、測定する入力・
ぞルスの終端から次のクロック縁までの時間に等しいパ
ルス幅の停止誤差パルスを発生する。これらの開始及び
停止誤差パルスは、夫々コンデンサに充電される。これ
らのコンデンサは後で既知の低速度で放電し、各コンデ
ンサが放電するのに要する時間を測定する。例えば、コ
ンデンサの放電速度を充電速度のｌ／ｌｏｏとすれば、
放電時間は誤差時間の１００倍となる。従って、この放
電時間をクロックパルスの分解能で測定すれば、ＵＴＣ
の単一波形の測定分解能は１００倍改善されることＫな
る。このような容量性のパルス伸張回路は、周知である
。

第２図中に示す開始誤差ノ９ルス発生器（４）も、既知
のものである。測定をする前に、この誤差ノ々ルス発生
器（４）はフリップフロップ（ＦＦ）（１３及び０着を
夫々リセットして待機状態とする。そのとき、各ＦＦの
Ｑ出力端子は「０」（低論理状態）、Ｑ出力端子は「ｌ
」（高論理状態）となる。次に、この開始誤差パルス発
生器（４）のＦＦ（１３０Ｄ入力端子を「ｌＪＫ設定し
てイネーブル状態とする。

測定する入力パルスは、信号入力端子αθを介してこの
開始誤差）９ルス発生器（４）のＦ’Ｆ’１ｔ２１のク
ロック入力端子ＣＬＫに印加する。入カッ々ルスは、タ
イマー（２）及び停止誤差パルス発生器（６）にも印加
する。入力パルスの開始端は、信号入力端子鰻で入力・
クルスがｒＯＪから「１」へ立上がる時点で決まる。こ
の立上がシに応じて、ＦＦ（１３のＱ出力端子が「１」
に、Ｑ出力端子が「０」となる。ＦＦａ３のＱ出力端子
がｒＯＪになると、Ｎ０ＦＬゲート（１８１は２個の「
０」入力を受け、Ｎ０ＦＬゲートの出力は「１」となる
。これが、開始誤差・ぐルスの始端である。次のクロッ
クパルスの前縁がＦＦＣ１４）のクロック入力端子ＣＬ
Ｋに印加されると、ＦＦ（１４１のＱ出力端子は「１」
となシ、ＮＯＲゲートαｅの出力端子はｒＯＪとなって
、これが開始誤差・セルスの終端と壜る。

停止誤差パルス発生器（６）は入力パルスの終端の立下
がシに応じて、この立下がシ時点から次のクロック前縁
までの時間差に等しいパルス幅の停止誤差パルスを発生
する。

タイマー（２）は最初のクロック緑から入カッぐルス終
端の次のクロック緑までの基準クロックツぐルス数を計
数する。

測定する入カノクルスのパルス幅は、タイマー（２）が
計数したクロックパルスの数にクロック周期を乗じ、開
始誤差ノ々ルスのノ々ルス幅を加え、停止誤差ノ々ルス
のノ々ルス幅を引いたものに等しい。

〔発明が解決しようとする問題点〕

以上の測定を一貫して正確に行うためＫは、容量性のノ
クルス伸張回路及びそれに関連する回路を校正する必要
がある。様々な応用例の中で、高精度の測定を行うＫは
このノ々ルス伸張回路を測定毎Ｖｃ１度校正することが
望ましい、しかし、従来の開始及び停止誤差・々ルス発
生器においては、測定中のこれら誤差パルス発生器の動
作を妨げることなくノ々ルス伸張回路を校正することは
、不可能であった。この校正を可能にするためＫは、開
始誤差パルス発生器により互いのノクルス幅の差が正確
に既知の値となる２つの校正ノ々ルスを発生できればよ
い。

従って、本発明の目的は、相互のノ費ルス幅の差が正確
に既知の値（すなわち、クロック周期の整数倍）となる
２つの校正・々ルスが任意に発生できるノ々ルス発生器
を提供することである。

〔問題点を解決するための手段及び作用〕本発明ノ々ル
ス発生器は、予め設定した異なるノ９ルス幅の２個の出
カッＲルスを選択的に発生する。

本回路は、正確に設定した時間間隔のクロックパルスを
受けるクロック入力端子を有し、第１及び第２のフリッ
プフロップ、入出力論理ゲート及び接続回路網を含む。

本回路のクロック入力端子はこの接続回路網によシ両フ
リップフロップに結合され、第２フリツプフロツゾの出
力は出力論理ゲートに接続される。第１及び第２フリッ
プフロップは、夫々データ入力端子、クロック入力端子
及び出力端子を含む。各フリップフロップは、第１状態
では出力端子が２進論理レベルの一方の状態にあシ、第
２状態では出力端子が第１状態の時と逆の状態となる。

出力論理ｆ−）は、第１フリツプフロツプの出力端子に
接続された第１人力端子、第２フリツゾフロツプの出力
端子に接続された第２入力端子及び所望の２個の出力パ
ルスを出方する出力端子を含む。接続回路網には、各々
独立して選択可能な第１．及び第２の状態がある。この
接続回路網の第１状態では第１ツリツブ７０ツブの状態
変化後、予め定めた第１の数のクロック遷移（立上がシ
）があってから第２クリツプフロツプの状態変化が起こ
る。そして、接続回路網の第２状態では、第１フリツプ
フロツプの状態変化後、予め定めた第２の数のクロック
遷移があってから第２７リツプ７０ツブの状態変化が起
こる。このときの第２の数は、第１の数とは異なる数で
ある。

〔実施例〕

第１図は、本発明の第１実施例を示すブロック図である
。本実施例が第２図に示した開始誤差ノ々ルス発生器（
４）と異なる点は、パルス幅の差が精確に既知の値とな
る２個の校正ノ々ルスをも発生しうろことである。従っ
て、第１図の回路には測定モードと校正モードの２状態
がある。

第１図の回路の信号入力端子ａｅは、ＯＲゲートのを介
してＦＦ（１２１のクロック端子に接続する。第１図の
ノクルス発生器の基準クロック入力端子Ｑ４は、第１ス
イツチ（ハ）を介してＯＲゲート（５へ接続する。

ＦＦ（１３のＱ出力端子は、ＯＲｙ　−ト＠　、　Ｆ　
ＦＣ！Ｉ）及び第２スイツチ（至）を含む回路網を介し
て、Ｆ’Ｆ（１４のＤ端子に接続する。測定モードのと
き、スイッチ（ハ）はオフとし、スイッチ■はオンとす
る。測定モードでは、第１図の回路は第２図の開始誤差
ノクルス発生器と同様に動作する。

校正モードのとき、スイッチ（イ）をオンとして信号入
力端子αｅを入力信号源と絶縁する。この回路の各ＦＦ
はリセットされて待機状態にあシ、ＦＦα２のＤ端子は
「ｌＪＫ設定されてイネーブル状態にある。この回路の
スイッチＣ（３をオンとして、短い方の校正・々ルスを
発生させる。最初の立上がりクロック緑がＯＲＩ”−ト
Ｃ？３を介してＦＦα２のクロック端子ＣＬＫへ印加さ
れると、ＦＦ（１３のＱ出力端子は「１」に、Ｑ出力端
子は「０」Ｋなる。

Ｎ０Ｒｒ−）（１１Ｇの出力端子の立上がりは、短い校
正）々ルスの始端となる。ＦＦ（１３のＱ端子の出力「
１」はスイッチ■及びＯＲゲート■を介して、ＦＦα４
）のＤ入力端子へ送られる。ＦＦｆｉ４１のＱ出力端子
は、次のクロック・々ルスが来るとｒｌＪとなシ、Ｎ　
ＯＲ１”　−）０ｇの出力は「０」となる。これが短い
方の校正ノ々ルスの終端を表わす。

長い方の校正ノ臂ルスを発生するには、この回路を再び
待機・イネーブル状態とするが、このときスイッチｃ３
っはオフとする。最初のクロックツぐルスがＦＦ（１２
１のクロック入力端子ＣＬＫＫ″入力するとＦＦ（１２
１のＱ出力端子が「０」になシ、上述したように、　Ｎ
０ＲＩ’−トＢＦｊｆ）出力はｒｌＪｌｃなる。しかし
、スイッチ０３がオフであるので、ＦＦ（１２１のＱ端
子の出力「１コはＦＦ（１４）のＤ入力端子に入力され
危い。２番目のクロックパルスが入力すると、ＦＦ（至
）のＱ出力はｒｌＪとなシ、これがＯＲゲート（至）を
介してＦＦ（１４）のＤ入力端子へ入力する。３番目の
クロックパルスが入力すると、ＦＦα４１のＱ出力端子
が「１」Ｋなる。従って、ＮＯＲゲートゝ錦の出力は「
０」となって、長い方の校正ノ々ルスの終端となる。

第１図に示す回路ブロック（素子）の１つの遅延時間を
Ｄｉ　（ただし、玉はそのブロックに付した参照番号で
ある。）で表わし、クロック周期をＴで表わすと、短い
校正・々ルスの・ぐルス幅は、Ｔ＋Ｄ１４−　（Ｄ２６
　＋　Ｄ２２　＋　Ｄ１２　）　Ｋ等しい、一方、長い
校正・ぐルスのパルス幅は、２　Ｔ　＋　Ｄｉ４　　（
Ｄ２６　＋　Ｄ２２＋Ｄ１２）Ｋ等しい。ゆえに、長短
両校圧パルスのノ々ルス幅の差は、基準クロック周期Ｔ
（既知の値）に等しい。一方、短い校正ノ々ルスどクロ
ック周期Ｔとの差は、Ａルス伸張間隔遅延時間（Ｄｉ４
−（Ｄ２６＋Ｄ２２＋Ｄ１２）　）　Ｉｃ等しい。従っ
て、短い校正ノ々ルスと長い校正ノ々ルスを順次容量性
ノクルス伸張回路に印加すれば、その／々ルス伸張回路
の利得及びオフセットが共に計測できる。

第３図は、本発明の第２実施例を示すブロック図である
。測定モードのとき、このパルス発生器は待機・イネー
ブル状態にあり、スイッチ（４Ｇ及び（４４はオフ、ス
イッチ０のはオンとされる。この回路の入力端子αｅが
「１」Ｋなると、ＦＦα２のＱ出力はｒＯＪとなる。Ｆ
Ｆ（１４１のＱ出力は既に「０」であるので、Ｎ　ＯＲ
１”　−）αａの出力はｒｌＪになる。

Ｆ’Ｆ’（ｔ３のＱ出力が「０」になると、そのＱ出力
はｒｌＪＶｃなる。従って、端子αｅの入力信号の立上
がり後の最初のクロックツ々ルスでＦＦ（ハ）のＱ出力
はｒｌＪとなる。２番目のクロックパルスが入力すると
、ＦＦ（４４のＱ出力はｒｌＪとなシ、Ｎ０Ｒｒ−トα
Ｓの出力は「０」となる１校正モードのとき、信号入力
端αｅは絶縁されて「０」状態を保つ。

短い校正、ｅルスを発生する場合、スイッチ（４Ｇをオ
ンとし、スイッチ（４４はオフのまま、スイッチ（４邊
はオンのままとする。最初のクロックの立上がシ縁テＦ
Ｆ（１２１（７）Ｑ出力はｒＯＪとなシ、Ｎ０Ｒｒ−）
αｅの出力は「１」となる。２番目のクロックの立上が
シ縁で、ＦＦ（４１１９のＱ出力は「１」となシ、３番
目のクロック縁でＦＦ（１４）のＱ出力はｒｌＪに、Ｎ
０Ｒｒ−）（１８１の出力はｒＯＪになる。この短い校
正パルスのパルス幅は、２Ｔ＋Ｄ１４−（Ｄ４ｏ＋Ｄ２
２＋Ｄ１２）である。

長い校正ノ々ルスを発生させる場合、スイッチ（４３を
オフとし、スイッチ！４瘤をオンとする。端子＠へ入力
する基準クロック・９ルスは周波数分周器ｔ４８に印加
し、この回路に入力するクロックの周波数を端子ＣＩ＋
４１へ入力するクロック周波数の半分にする。

従って、長い校正パルスを発生する際の第３図の回路動
作は自明であり、長い校正パルスの・９ルス幅が４Ｔ＋
　Ｄ１４−（Ｄ４０＋Ｄ２２＋Ｄ１２　）に等しいこと
もまた明らかであろう。よって、短い校正パルスと長い
校正ノ々ルスのパルス幅の差は、２ＴＫ等しくなる。

第４図は、本発明の第３実施例を示すブロック図である
。このパルス発生器が開始誤差モードのとき、スイッチ
（ハ）はオフとし、スイッチＯａはオンとする。Ｎ０Ｒ
Ｉ’−）αＳの出力は、この回路の入力端子に印加する
入力信号の立上がり縁に応じて「１」になる、３つのク
ロックツ々ルス入力後、Ｎ　ＯＲ１”−）α９の出力は
ｒＯＪとなシ、開始誤差ノ々ルスの終端となる。校正モ
ードのとき、スイッチ（イ）はオンとし、スイッチＧ３
もオンのままで、短い校正ノ々ルスを発生する。最初の
クロックツ々ルスでＦＦ側のＱ出力がｒＯＪとなり、第
１図の場合のようにＮ０Ｒｆ−）０ｇの出力は「１」Ｋ
なる。

２番目のクロックパルスが入力するとＦＦωのＱ出力が
「ｌ」となり、３番目のクロック・９ルスが入力すると
ＦＦ（ＩＪのＱ出力が「１」となる。従って、ＮＯＲゲ
ートαｇの出力がｒＯＪとなシ、短い校正パルスの終端
となる。スイッチ（至）がオフの場合には、３番目のク
ロックパルスが入力すると、ＦＦ（７）のＱ出力が「１
」となり、ＦＦ（１４）のＱ出力が「１」すなわちＮＯ
Ｒグー）（１１の出力がｒＯＪとなるのは、４番目のク
ロックツ々ルスが到来してからである。

本発明は、上述の好適実施例に示した回路のみに限定さ
れるものではなく、本発明の要旨を逸脱することなく様
々な変更が可能である。例えば、ＦＦ（１３のＱ出力は
Ｑ出力を反転すれば得られるから、Ｆ’Ｆ’Ｃｔ３０両
方の出力を用いる必要はない。

Ｎ０Ｒｙ−ト０δをＡＮＤｒ−）Ｋ置き換えれば、ＦＦ
（１４）＋７）Ｑ出力ヲＡ　Ｎ　Ｄｒ−トの入力に印加
し、ＦＦｆｉ３のＱ出力を直接（すなわち、反転せずに
）ＡＮＤｆ−）の他の入力に印加してもよい。

〔発明の効果〕

本発明によれば、実施例に示したように接続手段の回路
構成を様々に変更して所望の異なるパルス幅の２つの校
正ノ９ルスを発生でき、且つ２つの校正パルスのパルス
幅の差を正確に既知の値（すなわち、基準クロック周期
の整数倍）となしうるので、ＵＴＣの開始誤差パルス発
生器として使用すれば、スイッチを校正モードにするだ
けで簡単に任意の頻度で校正をすることができる。それ
ゆえ、必要に応じ測定精度を確認して測定できるので、
信頼性の高い測定結果が得られ、測定ミスを排除するこ
とが可能である。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すブロック図、第２図
は従来の開始誤差・ぞルス発生器を含むＵＴＣのブロッ
ク図、第３及び第４図は本発明の第２及び第３実施例を
示すブロック図である。 α２・・・第１フリツプフロツプ、■・・・第２７リツ
プフロツゾ、住ｅ−・信号入力端子、αト・・出力論理
グー　□ト、■・・・入力論理ゲート、（ハ）、　ＧＩ
Ｇ　用スイッチ手段、（２８，３０，３２）ｌｆ９．　
（２８，３０，３２，５０）・・・接続回路網。

Claims (1)

1. 【特許請求の範囲】 入力パルス及びスイッチ手段を介して基準クロックパル
   スが入力される入力論理ゲートと、該入力論理ゲートの
   出力が入力される第１フリップフロップと、 該第１フリップフロップの出力及び上記基準クロックパ
   ルスを受ける接続回路網と、 該接続回路網の出力及び上記基準クロックパルスが入力
   される第２フリップフロップと、 上記第１及び第２フリップフロップの出力が入力される
   出力論理ゲートとを具え、 上記スイッチ手段及び接続回路網の切換えにより、測定
   モードと、パルス幅の差が上記基準クロックパルスの周
   期の整数倍に等しい長短両校正パルスを発生する校正モ
   ードとを選択可能にしたことを特徴とするパルス発生器
   。