JPH036123A - 論理入力回路 - Google Patents
論理入力回路Info
- Publication number
- JPH036123A JPH036123A JP1140404A JP14040489A JPH036123A JP H036123 A JPH036123 A JP H036123A JP 1140404 A JP1140404 A JP 1140404A JP 14040489 A JP14040489 A JP 14040489A JP H036123 A JPH036123 A JP H036123A
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- Japan
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- channel mosfet
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- noise
- channel
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- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010030 laminating Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置などに用いられＴＴＬレベル
の入力電圧を受ける論理入力回路に関する。
の入力電圧を受ける論理入力回路に関する。
第２図は、従来の半導体記憶装置の一例の入力段回路図
である０図において、１は入力端子、２は出力端子、Ｑ
！はＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ 、 Ｑ ｓはＮ
チャネルＭＯＳＦＥＴである。ＴＴＬレベルの入力電圧
を保証するために、ＮチャネルＭＯＳＦＥＴ Ｑ、の能
力は、ＰチャネルＭＯＳＦＥＴＱ！の能力より大きく設
定されている。
である０図において、１は入力端子、２は出力端子、Ｑ
！はＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ 、 Ｑ ｓはＮ
チャネルＭＯＳＦＥＴである。ＴＴＬレベルの入力電圧
を保証するために、ＮチャネルＭＯＳＦＥＴ Ｑ、の能
力は、ＰチャネルＭＯＳＦＥＴＱ！の能力より大きく設
定されている。
この入力端子１がハイレベルの入力を受けると、Ｎチャ
ネルＭ ＯＳ Ｆ ＥＴ Ｑ ｓは導通（オン）、Ｐチ
ャネルＭＯＳＦＥＴ Ｑｚは非導通（オフ）状態となり
、出力端子２はロウレベルになる。また、入力端子ｌに
ロウレベルの入力を与えるとＰチャネルＭ ＯＳ Ｐ
Ｅ Ｔ Ｑ ｔがオン、ＮチャネルＭｏ５Ｆ Ｅ Ｔ
Ｑ ｓがオフ状態となり、出力端子２はハイレベルにな
る。
ネルＭ ＯＳ Ｆ ＥＴ Ｑ ｓは導通（オン）、Ｐチ
ャネルＭＯＳＦＥＴ Ｑｚは非導通（オフ）状態となり
、出力端子２はロウレベルになる。また、入力端子ｌに
ロウレベルの入力を与えるとＰチャネルＭ ＯＳ Ｐ
Ｅ Ｔ Ｑ ｔがオン、ＮチャネルＭｏ５Ｆ Ｅ Ｔ
Ｑ ｓがオフ状態となり、出力端子２はハイレベルにな
る。
この回路は、−数的な反転回路になっており、通常は、
第３図（ａ）のように動作する。すなわち、信号レベル
Ａが判定レベル１以上でハイ、判定しベルＴ以下でロウ
となる。
第３図（ａ）のように動作する。すなわち、信号レベル
Ａが判定レベル１以上でハイ、判定しベルＴ以下でロウ
となる。
上述した従来の半導体記憶装置の入力段回路は、反転回
路になっているので、第３図（ｃ）に示すように、ＴＴ
Ｌレベルの入力電圧ハイレベルが入力信号レベルＣに与
えられている時、接地側に上向きのノイズが入ると、入
力段回路の接地がＯｖから浮き上るため、ＴＴＬレベル
の入力ＷＥＥハイレベルをロウレベルと誤判断し、逆の
出力レベルを出してしまう、また、第３図（ｂ）のよう
に入力電圧ロウの場合は、電源Ｖｃｃに下向きのノイズ
が入ると、入力段回路の電圧Ｖｃｃが下るため、入力電
圧ロウをハイレベルと誤判断し、逆の出力レベルを出し
てしまうという欠点がある。
路になっているので、第３図（ｃ）に示すように、ＴＴ
Ｌレベルの入力電圧ハイレベルが入力信号レベルＣに与
えられている時、接地側に上向きのノイズが入ると、入
力段回路の接地がＯｖから浮き上るため、ＴＴＬレベル
の入力ＷＥＥハイレベルをロウレベルと誤判断し、逆の
出力レベルを出してしまう、また、第３図（ｂ）のよう
に入力電圧ロウの場合は、電源Ｖｃｃに下向きのノイズ
が入ると、入力段回路の電圧Ｖｃｃが下るため、入力電
圧ロウをハイレベルと誤判断し、逆の出力レベルを出し
てしまうという欠点がある。
本発明の目的は、このような欠点を除き、電源ノイズ変
動による論理レベルの誤判定をなくすようにした論理入
力回路を提供することにある。
動による論理レベルの誤判定をなくすようにした論理入
力回路を提供することにある。
〔課題を解決するための手段〕
本発明の論理入力回路の構成は、電源と接地との間に、
第１および第２のＰチャネルＭＯ３ＦＥＴと第１および
第２のＮチャネルＭＯ３ＦＥＴとをそれぞれ２段積みに
直列接続し、前記第２のＰチャネルＭＯ３ＦＥＴの前記
第１のＮチャネル間Ｏ８ＦＥＴとの接続点を出力端子と
し、これらＭＯＳＦＥＴの各ゲートを共通接続して入力
端子とし、前記第１のＰチャネルＭＯ３ＦＥＴのゲート
を前記接地に接続し、前記第２のＮチャネル間Ｏ８ＦＥ
Ｔのゲートを前記電源と接続したことを特徴とする。
第１および第２のＰチャネルＭＯ３ＦＥＴと第１および
第２のＮチャネルＭＯ３ＦＥＴとをそれぞれ２段積みに
直列接続し、前記第２のＰチャネルＭＯ３ＦＥＴの前記
第１のＮチャネル間Ｏ８ＦＥＴとの接続点を出力端子と
し、これらＭＯＳＦＥＴの各ゲートを共通接続して入力
端子とし、前記第１のＰチャネルＭＯ３ＦＥＴのゲート
を前記接地に接続し、前記第２のＮチャネル間Ｏ８ＦＥ
Ｔのゲートを前記電源と接続したことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の回路図である。
本実施例において、Ｑ、、Ｑ２はＰチャネルＭＯＳＦＥ
Ｔ、Ｑ３．Ｑ４はＮチャネル間Ｏ８ＦＥＴである。
Ｔ、Ｑ３．Ｑ４はＮチャネル間Ｏ８ＦＥＴである。
次に、本実施例の動作説明を行なう。
（１）電源、接地にノイズが入らない場合この場合には
、ＰチャネルＭＯＳＦＥＴ Ｑ、への入力電圧は、接地
レベルであるためＭＯＳＦＥＴ Ｑ、はオン状態である
。また、ＮチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ４への
入力電圧は電源レベルでオン状態となり通常の反転回路
と同じ動作を行なう。
、ＰチャネルＭＯＳＦＥＴ Ｑ、への入力電圧は、接地
レベルであるためＭＯＳＦＥＴ Ｑ、はオン状態である
。また、ＮチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ４への
入力電圧は電源レベルでオン状態となり通常の反転回路
と同じ動作を行なう。
（２）接地に上向きのノイズが入った場合この場合、入
力端子１の入力電圧レベルがハイレベルの時、接地に上
向きのノイズが入ると、ＰチャネルＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ ｓの入力電圧が接地（ＯＶ）レベルからハイレ
ベル方向に、ノイズが入った期間だけ変化するために、
その期間中ＰチャネルＭＯＳＦＥＴ Ｑ、がオフ状態
になる。モしてＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
！がオン状態になっても出力端子２にハイレベルを出力
できなくなる。従って出力端子２にはロウのレベルが出
力され続ける。
力端子１の入力電圧レベルがハイレベルの時、接地に上
向きのノイズが入ると、ＰチャネルＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ ｓの入力電圧が接地（ＯＶ）レベルからハイレ
ベル方向に、ノイズが入った期間だけ変化するために、
その期間中ＰチャネルＭＯＳＦＥＴ Ｑ、がオフ状態
になる。モしてＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
！がオン状態になっても出力端子２にハイレベルを出力
できなくなる。従って出力端子２にはロウのレベルが出
力され続ける。
（３）電源Ｖｃｃに下向きのノイズが入った場合この場
合、入力端子ｌの入力電圧レベルがロウレベルの時、電
源Ｖｃｃに下向きのノイズが入ると、ＮチャネルＭＯ８
Ｆ］ｌｉ：Ｔ Ｑ４の入力電圧が電源レベルからロウレ
ベル方向に入った期間だけ変化するために、その期間中
ＮチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ４がオフ状態に
なる。従って、ＮチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
ｓがオン状態になっても、出力端子２にロウレベルを出
力できなくなり、出力端子２にはハイレベルが出力され
続ける。
合、入力端子ｌの入力電圧レベルがロウレベルの時、電
源Ｖｃｃに下向きのノイズが入ると、ＮチャネルＭＯ８
Ｆ］ｌｉ：Ｔ Ｑ４の入力電圧が電源レベルからロウレ
ベル方向に入った期間だけ変化するために、その期間中
ＮチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ４がオフ状態に
なる。従って、ＮチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
ｓがオン状態になっても、出力端子２にロウレベルを出
力できなくなり、出力端子２にはハイレベルが出力され
続ける。
以上説明したように、本実施例は電源、接地にノイズが
入っても誤動作しにくくなる。
入っても誤動作しにくくなる。
以上説明したように本発明は、ＴＴＬレベルの入力電圧
を受ける入力段回路を有する半導体記憶装置の電源、接
地にノイズが入っても誤動作し難くした回路を付加する
ことにより、電源、接地ノイズに対して強くなるという
効果がある。
を受ける入力段回路を有する半導体記憶装置の電源、接
地にノイズが入っても誤動作し難くした回路を付加する
ことにより、電源、接地ノイズに対して強くなるという
効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２図は従来
例の論理入力回路の一例の回路図、第３図は第２図の回
路にノイズが入った場合のタイミング図である。 １・・・・・・入力端子、２・・・・・・出力端子、Ｑ
ｌ、Ｑ、・・・・・・ＰチャネルＭＯ３ＦＥＴ。 Ｑ３１ Ｑ４・・・・・・Ｎチャネ ルＭＯＳＦＥＴ。
例の論理入力回路の一例の回路図、第３図は第２図の回
路にノイズが入った場合のタイミング図である。 １・・・・・・入力端子、２・・・・・・出力端子、Ｑ
ｌ、Ｑ、・・・・・・ＰチャネルＭＯ３ＦＥＴ。 Ｑ３１ Ｑ４・・・・・・Ｎチャネ ルＭＯＳＦＥＴ。
Claims (1)
- 電源と接地との間に、第１および第２のＰチャネルＭＯ
ＳＦＥＴと第１および第２のＮチャネルＭＯＳＦＥＴと
をそれぞれ２段積みに直列接続し、前記第２のＰチャネ
ルＭＯＳＦＥＴと前記第１のＮチャネルＭＯＳＦＥＴと
の接続点を出力端子とし、これらＭＯＳＦＥＴの各ゲー
トを共通接続して入力端子とし、前記第１のＰチャネル
ＭＯＳＦＥＴのゲートを前記接地に接続し、前記第２の
ＮチャネルＭＯＳＦＥＴのゲートを前記電源と接続した
ことを特徴とする論理入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140404A JPH036123A (ja) | 1989-06-01 | 1989-06-01 | 論理入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140404A JPH036123A (ja) | 1989-06-01 | 1989-06-01 | 論理入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036123A true JPH036123A (ja) | 1991-01-11 |
Family
ID=15267978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140404A Pending JPH036123A (ja) | 1989-06-01 | 1989-06-01 | 論理入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036123A (ja) |
-
1989
- 1989-06-01 JP JP1140404A patent/JPH036123A/ja active Pending
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