JPH0361277B2 - - Google Patents
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- JPH0361277B2 JPH0361277B2 JP57185609A JP18560982A JPH0361277B2 JP H0361277 B2 JPH0361277 B2 JP H0361277B2 JP 57185609 A JP57185609 A JP 57185609A JP 18560982 A JP18560982 A JP 18560982A JP H0361277 B2 JPH0361277 B2 JP H0361277B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- field effect
- effect transistor
- clock signal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は、ワード線駆動回路、特に、１トラン
ジスタ型ダイナミツクメモリに使用されるワード
線駆動回路に関する。
ジスタ型ダイナミツクメモリに使用されるワード
線駆動回路に関する。
以下の説明では、絶縁ゲート型電界効果トラン
ジスタと呼ばれるMIS電界効果トランジスタの一
例としてMOS電界効果トランジスタを使用した
ものについて述べるが、他のMIS電界効果トラン
ジスタについても同様に成り立つことは言うまで
もない。
ジスタと呼ばれるMIS電界効果トランジスタの一
例としてMOS電界効果トランジスタを使用した
ものについて述べるが、他のMIS電界効果トラン
ジスタについても同様に成り立つことは言うまで
もない。
一般に、１トランジスタ型MOSランダムアク
セスメモリと呼ばれる１トランジスタ型
MOSRAMでは、メモリセルの記憶容量に貯えら
れた電荷を、スイツチングMOSトランジスタを
介して、ビツト線に伝え、その信号を増幅して、
出力信号として送り出すと同時に、当該メモリセ
ルに増幅された信号を再書き込みする方式が行な
われている。
セスメモリと呼ばれる１トランジスタ型
MOSRAMでは、メモリセルの記憶容量に貯えら
れた電荷を、スイツチングMOSトランジスタを
介して、ビツト線に伝え、その信号を増幅して、
出力信号として送り出すと同時に、当該メモリセ
ルに増幅された信号を再書き込みする方式が行な
われている。
第１図は本発明および従来のワード線駆動回路
を含む１トランジスタ型MOSRAMの一例を示す
ブロツク図である。
を含む１トランジスタ型MOSRAMの一例を示す
ブロツク図である。
第１図に示す１トランジスタ型MOSRAMは、
多数のメモリセルからなるメモリセルマトリツク
ス１に蓄えられた情報を、ＸアドレスをＸデコー
ダ２でデコードして得られるデコード信号に応じ
てワードドライバ３から出力されるワード信号に
よつてセンスアンプ４に導き、そして増幅した
後、ＹアドレスをＹデコーダ５およびマルチプレ
クサ６によつて、１つのメモリセルからの情報の
みを出力する。ここで、ワードドライバ３は多数
のワード線駆動回路で構成されている。情報を入
力する場合には、信号の流れは逆になる。
多数のメモリセルからなるメモリセルマトリツク
ス１に蓄えられた情報を、ＸアドレスをＸデコー
ダ２でデコードして得られるデコード信号に応じ
てワードドライバ３から出力されるワード信号に
よつてセンスアンプ４に導き、そして増幅した
後、ＹアドレスをＹデコーダ５およびマルチプレ
クサ６によつて、１つのメモリセルからの情報の
みを出力する。ここで、ワードドライバ３は多数
のワード線駆動回路で構成されている。情報を入
力する場合には、信号の流れは逆になる。
ところが、最近の大容量ダイナミツク
MOSRAMは、メモリ容量の大容量化に伴なつ
て、メモリセルが微細化されたため、パツケージ
材料からのα粒子による記憶電荷破壊、いわゆ
る、ソフトエラー問題、さには、微細化トランジ
スタの高電界によるイオン衝突電流によつて基板
電流が増大し、メモリの動作マージンを減少させ
る問題等をおこしている。
MOSRAMは、メモリ容量の大容量化に伴なつ
て、メモリセルが微細化されたため、パツケージ
材料からのα粒子による記憶電荷破壊、いわゆ
る、ソフトエラー問題、さには、微細化トランジ
スタの高電界によるイオン衝突電流によつて基板
電流が増大し、メモリの動作マージンを減少させ
る問題等をおこしている。
従来のワード線駆動回路を含む１トランジスタ
型MOSRAMは、これらの問題を解決するため
に、メモリセルとして、ｎウエル中に作成された
ｐチヤネルのスイツチングMOSFETとｐチヤネ
ルのゲート容量を用いる方式がある。
型MOSRAMは、これらの問題を解決するため
に、メモリセルとして、ｎウエル中に作成された
ｐチヤネルのスイツチングMOSFETとｐチヤネ
ルのゲート容量を用いる方式がある。
この方式の一例は、下東氏等による論文“アン
ｎウエルCMOSダイナミツクRAM”米国雑誌ア
イ・イ−・イ−・ジヤーナル・ソリツド・ステー
ト・サーキツト、1982年４月号ポリユームSC−
17、344頁（KATSUHIRO SIMOHIGASHI，
HIROO MASUDA，YOSHIAKI
KAMIGAKI，KIYOO ITOH，NORIKAZU
HASHIMOTO AND EISUKE ARAI，“An
ｎ−Well CMOS Dynamic RAM”，IEEE
JOURNAL OF SOLID−STATE CIRCUITS，
VOX，SC−17，ｐ−344，APRIL，1982）に記
載されている。
ｎウエルCMOSダイナミツクRAM”米国雑誌ア
イ・イ−・イ−・ジヤーナル・ソリツド・ステー
ト・サーキツト、1982年４月号ポリユームSC−
17、344頁（KATSUHIRO SIMOHIGASHI，
HIROO MASUDA，YOSHIAKI
KAMIGAKI，KIYOO ITOH，NORIKAZU
HASHIMOTO AND EISUKE ARAI，“An
ｎ−Well CMOS Dynamic RAM”，IEEE
JOURNAL OF SOLID−STATE CIRCUITS，
VOX，SC−17，ｐ−344，APRIL，1982）に記
載されている。
この論文中で、メモリセルを駆動するワード線
駆動回路としては、第２図に示すような回路構成
が示されている。
駆動回路としては、第２図に示すような回路構成
が示されている。
第２図に示すワード線駆動回路において、ｐチ
ヤネルMOS電界効果トランジスタQp11は１トラ
ンジスタ型メモリセルのスイツチングトランジス
タであり、そのゲートはワード線φWに、ドレイ
ンはビツト線φBに、それぞれ接続している。記
憶容量Cp11はｎウエル中に作成されたゲート容量
であつて、ゲート電極は接地電源VSSに、ゲート
酸化膜直下のチヤネル電極は、MOS電界効果ト
ランジスタQp11のソースに接続している。
ヤネルMOS電界効果トランジスタQp11は１トラ
ンジスタ型メモリセルのスイツチングトランジス
タであり、そのゲートはワード線φWに、ドレイ
ンはビツト線φBに、それぞれ接続している。記
憶容量Cp11はｎウエル中に作成されたゲート容量
であつて、ゲート電極は接地電源VSSに、ゲート
酸化膜直下のチヤネル電極は、MOS電界効果ト
ランジスタQp11のソースに接続している。
ｎチヤネルMOS電界効果トランジスタQn1は
ワード線φWのスイツチングゲートの働きをし、
そのゲートはＸデコーダからの出力信号であるデ
コード信号を供給するデコード線φDに、ドレイ
ンはワード線φWに、ソースは第２のクロツク信
号を供給するためのクロツク信号線φXに、それ
ぞれ接続している。
ワード線φWのスイツチングゲートの働きをし、
そのゲートはＸデコーダからの出力信号であるデ
コード信号を供給するデコード線φDに、ドレイ
ンはワード線φWに、ソースは第２のクロツク信
号を供給するためのクロツク信号線φXに、それ
ぞれ接続している。
ｐチヤネルMOS電界効果トランジスタQp11を
含む１トランジスタ型メモリセル１１の駆動は、
リセツト時にはワード線φWを高レベル（5V）
に、動作時にはワード線φWを低レベル（0V）に
設定することによつて行なう。
含む１トランジスタ型メモリセル１１の駆動は、
リセツト時にはワード線φWを高レベル（5V）
に、動作時にはワード線φWを低レベル（0V）に
設定することによつて行なう。
しかし、このような従来のワード線駆動回路で
は、１トランジスタ型メモリセル１１から信号を
読み出す場合に、非選択のワード線φWを高レベ
ルに保持するホールド回路Ｈを各ワード線φWに
接続して、非選択のワード線φWの高レベルが選
択したワード線φWのノイズによつて低レベルに
落ちないようにする必要がある。
は、１トランジスタ型メモリセル１１から信号を
読み出す場合に、非選択のワード線φWを高レベ
ルに保持するホールド回路Ｈを各ワード線φWに
接続して、非選択のワード線φWの高レベルが選
択したワード線φWのノイズによつて低レベルに
落ちないようにする必要がある。
従来のｎチヤネルMOSRAMに使用するワード
線駆動回路では、ホールド回路Ｈとしてフリツプ
フロツプ回路が用いられている。しかし、フリツ
プフロツプ回路は、互いにゲートとドレインを交
差結合した２つのドライブ用のMOS電界効果ト
ランジスタと負荷用デバイスから構成されるため
に、その占有面積が大きくなり、ワード線の間隔
がフリツプフロツプ回路の間隔で決定されピツチ
の狭いワード線の配線が困難であるため小型化し
にくいこと、および、ワード線の選択時に、負荷
用デバイスを通して電流が流れるため、消費電力
が増加する等の欠点があつた。
線駆動回路では、ホールド回路Ｈとしてフリツプ
フロツプ回路が用いられている。しかし、フリツ
プフロツプ回路は、互いにゲートとドレインを交
差結合した２つのドライブ用のMOS電界効果ト
ランジスタと負荷用デバイスから構成されるため
に、その占有面積が大きくなり、ワード線の間隔
がフリツプフロツプ回路の間隔で決定されピツチ
の狭いワード線の配線が困難であるため小型化し
にくいこと、および、ワード線の選択時に、負荷
用デバイスを通して電流が流れるため、消費電力
が増加する等の欠点があつた。
本発明の目的は、小型化できるとともに消費電
力を低減できるリード線駆動回路を提供すること
にある。
力を低減できるリード線駆動回路を提供すること
にある。
すなわち、本発明の目的は、負荷用デバイスと
してｐチヤネルMOSトランジスタを、ドライブ
用デバイスとしてｎチヤネルMOSトランジスタ
を用いたCMOS構成のダイナミツクワード線駆
動回路を提供することにある。
してｐチヤネルMOSトランジスタを、ドライブ
用デバイスとしてｎチヤネルMOSトランジスタ
を用いたCMOS構成のダイナミツクワード線駆
動回路を提供することにある。
また、本発明の他の目的は、ピツチの狭い低消
費電力のワード線駆動回路を提供することにあ
る。
費電力のワード線駆動回路を提供することにあ
る。
本発明のワード線駆動回路は、ゲートがデコー
ダに接続されドレインがワード線に接続されソー
スが電源に接続された第１のｐチヤネルMIS電界
効果トランジスタと、ゲートが第１のクロツク信
号を供給するための第１のクロツク信号線に接続
されドレインが前記ワード線に接続されソースが
前記電源に接続された第２のｐチヤネルMIS電界
効果トランジスタと、ゲートが前記デコーダに接
続されドレインが前記ワード線に接続されソース
が第２のクロツク信号を供給するための第２のク
ロツク信号線に接続されたｎチヤネルMIS電界効
果トランジスタとを含んで構成される。
ダに接続されドレインがワード線に接続されソー
スが電源に接続された第１のｐチヤネルMIS電界
効果トランジスタと、ゲートが第１のクロツク信
号を供給するための第１のクロツク信号線に接続
されドレインが前記ワード線に接続されソースが
前記電源に接続された第２のｐチヤネルMIS電界
効果トランジスタと、ゲートが前記デコーダに接
続されドレインが前記ワード線に接続されソース
が第２のクロツク信号を供給するための第２のク
ロツク信号線に接続されたｎチヤネルMIS電界効
果トランジスタとを含んで構成される。
以下、本発明をよりよく理解するために、実施
例を用いて詳述する。
例を用いて詳述する。
第３図は本発明の一実施例を示す回路図であ
る。
る。
第３図に示すワード線駆動回路は、第１図に示
した１トランジスタ型MOSRAMの全体構成のう
ち、ワードドライバ３に含まれる多数のワード線
駆動回路部の１つを示している。
した１トランジスタ型MOSRAMの全体構成のう
ち、ワードドライバ３に含まれる多数のワード線
駆動回路部の１つを示している。
第３図において、１１はメモリセルマトリツク
スを構成する１つの１トランジスタ型メモリセル
を示しており、記憶容量Cp11とスイツチング用の
ｐチヤネルMOS電界効果トランジスタQp11とで
構成される。MOS電界効果トランジスタQp11の
ゲートはワード線φWに、ドレインはビツト線φB
に、ソースは記憶容量Ap11の一方の電極に、そ
れぞれ接続している。
スを構成する１つの１トランジスタ型メモリセル
を示しており、記憶容量Cp11とスイツチング用の
ｐチヤネルMOS電界効果トランジスタQp11とで
構成される。MOS電界効果トランジスタQp11の
ゲートはワード線φWに、ドレインはビツト線φB
に、ソースは記憶容量Ap11の一方の電極に、そ
れぞれ接続している。
ｐチヤネルMOS電界効果トランジスタQp1は、
ゲートをＸデコーダ２から出力されるデコード線
φDに、ドレインをワード線φWの節点NWに、ソー
スを電源VDDに、それぞれ接続している。ｐチヤ
ネルMOS電界効果トランジスタQp2は、ゲート
を第１のクロツク信号を供給するクロツク信号線
φ1に、ドレインをワード線φWに、ソースを前記
電源VDDに、それぞれ接続している。ｎチヤネル
MOS電界効果トランジスタQn1は、ゲートを前
記デコード線φDに、ドレインを前記ワード線φW
の節点NWに、ソースをクロツク信号線φXに、そ
れぞれ接続している。
ゲートをＸデコーダ２から出力されるデコード線
φDに、ドレインをワード線φWの節点NWに、ソー
スを電源VDDに、それぞれ接続している。ｐチヤ
ネルMOS電界効果トランジスタQp2は、ゲート
を第１のクロツク信号を供給するクロツク信号線
φ1に、ドレインをワード線φWに、ソースを前記
電源VDDに、それぞれ接続している。ｎチヤネル
MOS電界効果トランジスタQn1は、ゲートを前
記デコード線φDに、ドレインを前記ワード線φW
の節点NWに、ソースをクロツク信号線φXに、そ
れぞれ接続している。
次に、第３図に示す本発明の一実施例の回路動
作を、第４図に示す動作波形を用いて説明する。
作を、第４図に示す動作波形を用いて説明する。
時刻t0からt1までのリセツト状態では、クロツ
ク信号線φ1の電圧が低レベルにあり、クロツク
信号線φXの電圧が高レベルにあるので、ワード
線φWの電圧は高レベルにあり、メモリセル１１
のｐチヤネルMOSトランジスタQp11は非導通で
ある。
ク信号線φ1の電圧が低レベルにあり、クロツク
信号線φXの電圧が高レベルにあるので、ワード
線φWの電圧は高レベルにあり、メモリセル１１
のｐチヤネルMOSトランジスタQp11は非導通で
ある。
１トランジスタ型メモリセル１１に情報の読み
出し、またたは、書き込みを行なうには、時刻t1
でクロツク信号線φ1の電圧を低レベルから高レ
ベルに上げて、ワード線φWを高レベルの電圧の
フローテイング状態とする。
出し、またたは、書き込みを行なうには、時刻t1
でクロツク信号線φ1の電圧を低レベルから高レ
ベルに上げて、ワード線φWを高レベルの電圧の
フローテイング状態とする。
次に、時刻t2において、デコード線φDにアドレ
ス信号を与えて、ワード線φWを選択する場合に
は、デコード線φDを高レベルの電圧に保持し、
ワード線φWを選択しない場合には、デコード線
φDを低レベルの電圧に落す。
ス信号を与えて、ワード線φWを選択する場合に
は、デコード線φDを高レベルの電圧に保持し、
ワード線φWを選択しない場合には、デコード線
φDを低レベルの電圧に落す。
次に、時刻t3において、クロツク信号線φXの電
圧を高レベルから低レベルに落すことによつて、
デコード線φDが高レベルにある場合には、ワー
ド線φWの電圧が低レベルに落ちるのに対し、デ
コード線φDが低レベルにある場合には、ｐチヤ
ネルMOSトランジスタQp1が通通して、ワード
線φWの電圧が高レベルのままに保持される。
圧を高レベルから低レベルに落すことによつて、
デコード線φDが高レベルにある場合には、ワー
ド線φWの電圧が低レベルに落ちるのに対し、デ
コード線φDが低レベルにある場合には、ｐチヤ
ネルMOSトランジスタQp1が通通して、ワード
線φWの電圧が高レベルのままに保持される。
従つて、本発明のように、CMOS構成のワー
ド線駆動回路をダイナミツクMOSRAMに用いる
ことによつて、従来の回路のように特別のホール
ド回路を用いなくとも、非選択のワード線φWの
電圧を高レベルに保持することができる。
ド線駆動回路をダイナミツクMOSRAMに用いる
ことによつて、従来の回路のように特別のホール
ド回路を用いなくとも、非選択のワード線φWの
電圧を高レベルに保持することができる。
時刻t3に、選択ワード線の電圧が高レベルから
低レベルに落ちるとともに、１トランジスタ型メ
モリセル１１のスイツチング用のMOS電界効果
トランジスタQp11が導通し、記憶容量Cp11に蓄
えられていた記憶情報がビツト線φBに読み出さ
れるか、または、ビツト線φBから記憶容量Cp11
に情報が書き込まれる。
低レベルに落ちるとともに、１トランジスタ型メ
モリセル１１のスイツチング用のMOS電界効果
トランジスタQp11が導通し、記憶容量Cp11に蓄
えられていた記憶情報がビツト線φBに読み出さ
れるか、または、ビツト線φBから記憶容量Cp11
に情報が書き込まれる。
メモリ動作を終了させるには、時刻t4におい
て、クロツク信号線φXの電圧を低レベルから高
レベルに上げ、さらに、クロツク信号線φ1の電
圧を高レベルから低レベルに下げることによつ
て、ワード線φWの電圧を高レベルに上げて、ス
イツチング用のMOS電界効果トランジスタQp11
を非導通にして、メモリセルへの情報の読み出
し、書き込みが終了する。
て、クロツク信号線φXの電圧を低レベルから高
レベルに上げ、さらに、クロツク信号線φ1の電
圧を高レベルから低レベルに下げることによつ
て、ワード線φWの電圧を高レベルに上げて、ス
イツチング用のMOS電界効果トランジスタQp11
を非導通にして、メモリセルへの情報の読み出
し、書き込みが終了する。
時刻t6では、すべてのワード線φWの電圧が高レ
ベルになり、クロツク信号線φ1の電圧が低レベ
ルになるので、ｐチヤネルMOS電界効果トラン
ジスタQp2が導通し、ワード線φWの電圧は高レベ
ルに保持されて、リセツト状態が続く。
ベルになり、クロツク信号線φ1の電圧が低レベ
ルになるので、ｐチヤネルMOS電界効果トラン
ジスタQp2が導通し、ワード線φWの電圧は高レベ
ルに保持されて、リセツト状態が続く。
以上の説明から明らかなように、本発明のワー
ド線駆動回路は、ワード線駆動用としての
CMOSトランジスタとプリチヤージ用のｐチヤ
ネルMOS電界効果トランジスタとから構成され
ているために、回路素子数が少なくできる。ま
た、CMOS構成であるため、低消費電力化され
る利点がある。
ド線駆動回路は、ワード線駆動用としての
CMOSトランジスタとプリチヤージ用のｐチヤ
ネルMOS電界効果トランジスタとから構成され
ているために、回路素子数が少なくできる。ま
た、CMOS構成であるため、低消費電力化され
る利点がある。
さらに、本発明のワード線駆動回路は、ｎウエ
ル中に形成されたｐチヤネル型のMOS容量を使
つた場合に、その利点が最大限に発揮される。つ
まり、ｐチヤネルMOS電界効果トランジスタ用
に、新たにプロセス工程を加えなくとも、
CMOS構造が実現できること、さらには、デコ
ーダ部の負荷デバイスとしてｐチヤンネルMOS
電界効果トランジスタを使うことによつて、デコ
ーダと同じピツチで、ワード線駆動回路を作るこ
とができる点で、実用上非常に有利である。
ル中に形成されたｐチヤネル型のMOS容量を使
つた場合に、その利点が最大限に発揮される。つ
まり、ｐチヤネルMOS電界効果トランジスタ用
に、新たにプロセス工程を加えなくとも、
CMOS構造が実現できること、さらには、デコ
ーダ部の負荷デバイスとしてｐチヤンネルMOS
電界効果トランジスタを使うことによつて、デコ
ーダと同じピツチで、ワード線駆動回路を作るこ
とができる点で、実用上非常に有利である。
第１図は本発明および従来のワード線駆動回路
を含む１トランジスタ型MOSRAMのブロツク
図、第２図は１トランジスタ型メモリセルを駆動
する従来のワード線駆動回路の一例を含む回路
図、第３図は本発明のワード線駆動回路の一実施
例を含む回路図、第４図は第３図に示す実施例の
動作を説明するための各部の動作波形図である。 １……メモリセルマトリツクス、２……Ｘデコ
ーダ、３……ワードドライバ、４……センスアン
プ、５……Ｙデコーダ、６……マルチプレクサ、
１１……１トランジスタ型メモリセル、Qp1，
Qp2，Qp11……ｐチヤネルMOS電界効果トラン
ジスタ、Qn1……ｎチヤネルMOS電界効果トラ
ンジスタ、Cp11……記憶容量、NW……節点、φ1，
φX……クロツク信号線、φD……デコード線、φW
……ワード線、φB……ビツト線、VDD……電源、
VSS……接地電源、Ｈ……ホールド回路、t0〜t6…
…時刻。
を含む１トランジスタ型MOSRAMのブロツク
図、第２図は１トランジスタ型メモリセルを駆動
する従来のワード線駆動回路の一例を含む回路
図、第３図は本発明のワード線駆動回路の一実施
例を含む回路図、第４図は第３図に示す実施例の
動作を説明するための各部の動作波形図である。 １……メモリセルマトリツクス、２……Ｘデコ
ーダ、３……ワードドライバ、４……センスアン
プ、５……Ｙデコーダ、６……マルチプレクサ、
１１……１トランジスタ型メモリセル、Qp1，
Qp2，Qp11……ｐチヤネルMOS電界効果トラン
ジスタ、Qn1……ｎチヤネルMOS電界効果トラ
ンジスタ、Cp11……記憶容量、NW……節点、φ1，
φX……クロツク信号線、φD……デコード線、φW
……ワード線、φB……ビツト線、VDD……電源、
VSS……接地電源、Ｈ……ホールド回路、t0〜t6…
…時刻。
Claims (1)
- １ ゲートがデコーダに接続されドレインがワー
ド線に接続されソースが電源に接続された第１の
ｐチヤネルMIS電界効果トランジスタと、ゲート
が第１のクロツク信号を供給するための第１のク
ロツク信号線に接続されドレインが前記ワード線
に接続されソースが前記電源に接続された第２の
ｐチヤネルMIS電界効果トランジスタと、ゲート
が前記デコーダに接続されドレインが前記ワード
線に接続されソースが第２のクロツク信号を供給
するための第２のクロツク信号線に接続されたｎ
チヤネルMIS電界効果トランジスタとを含むこと
を特徴とするワード線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185609A JPS5975492A (ja) | 1982-10-22 | 1982-10-22 | ワ−ド線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185609A JPS5975492A (ja) | 1982-10-22 | 1982-10-22 | ワ−ド線駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5975492A JPS5975492A (ja) | 1984-04-28 |
| JPH0361277B2 true JPH0361277B2 (ja) | 1991-09-19 |
Family
ID=16173790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57185609A Granted JPS5975492A (ja) | 1982-10-22 | 1982-10-22 | ワ−ド線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975492A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238592A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 相補型メモリの行選択線駆動回路 |
| JPH04281294A (ja) * | 1991-03-11 | 1992-10-06 | Matsushita Electric Ind Co Ltd | 駆動回路 |
-
1982
- 1982-10-22 JP JP57185609A patent/JPS5975492A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5975492A (ja) | 1984-04-28 |
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