JPH0361343B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 横方向トランジスタと縦方向トランジスタとを
組み合わせた所謂I²Lと呼ばれる半導体装置を製
造するのに好適な方法に関し、 不要な接合に纒わる容量、或いは、不要な領域
に於けるキヤリヤの蓄積などを排除してスイツチ
ング特性を向上した構成の半導体装置を容易に実
現できるようにすることを目的とし、 横方向トランジスタ並びに縦方向トランジスタ
を備える半導体装置を製造する方法であつて、一
導電型半導体層の表面に絶縁膜を形成する工程
と、次に、横方向トランジスタ領域と縦方向トラ
ンジスタ領域とを絶縁する埋込絶縁膜を選択酸化
によつて形成する工程と、次に、該埋込絶縁膜の
所定の辺部に於けるバーズ・ビーク部分を除去す
ることで前記半導体層を露出させる窓を開口する
工程と、次に、横方向トランジスタ領域に於ける
前記窓と縦方向トランジスタ領域に於ける前記窓
とを接続する反対導電型不純物を含有する多結晶
シリコンからなる導体層を形成する工程と、次
に、該導体層中の不純物を拡散して横方向トラン
ジスタ領域に於けるエミツタ領域とコレクタ領
域、及び、縦方向トランジスタ領域に於けるベー
ス・コンタクト領域を形成する工程とが含まれて
なるよう構成する。

〔産業上の利用分野〕 本発明は、横方向トランジスタと縦方向トラン
ジスタとを組み合わせた所謂I²Lと呼ばれる半導
体装置を製造するのに好適な方法に関する。

I²Lは通常のプレーナ型バイポーラ・トランジ
スタとはエミツタとコレクタを逆にした、所謂、
逆構造バーテイカル・トランジスタと、このトラ
ンジスタのベースをコレクタとし、これと相補型
のラテラル・トランジスタとの複合構造をもつた
論理素子である。この論理素子はラテラル・トラ
ンジスタのエミツタに直流電源電圧を印加するこ
とで、このトランジスタが逆構造バーテイカル・
トランジスタのベースに電荷を注入するインジエ
クタとして動作し、逆構造バーテイカル・トラン
ジスタがインバータとして動作するものであつ
て、論理振幅が小さく高速且つ低消費電極の動作
が可能であると同時に高集積化が可能であり、且
つ、従来のバイポーラ型集積回路と同一チツプ上
に共存させ得るものとして注目されている。

〔従来の技術〕

第１３図ａ及びｂは従来のI²Lデバイスを説明
する為の要部切断側面説明図及び要部平面説明図
を表している。

図示されたI²Lデバイスでは、エピタキシヤル
成長させたn^-型半導体層１にｐ型領域２並びに
３を形成し、ｐ型領域３内にｎ型領域４を形成し
てあり、そして、破線で囲んだ部分Q_Lがインジ
エクタ用であるpnp横方向トランジスタを、ま
た、破線で囲んだ部分Q_Vがインバータ用である
npn縦方向トランジスタをそれぞれ構成するもの
であり、それ等活性領域である部分Q_L及びQ_Vに
含まれる接合がトランジスタ作用をするのに必要
なものであつて、その他の接合を構成している部
分は動作上は導体の役目を果たしている。

このI²Lデバイスは通常のバイポーラ型集積回
路の製造方法を適用して製作することができ、そ
して、部分酸化技術を用いてI²L素子群の絶縁分
離を行つている。

I²Lの特徴は、単一の比較的大きなベース領域
内に、旧来のエミツタに相当するコレクタを形成
してあり、このコレクタ同志の絶縁分離は不要な
ので、前記の高集積化が達成できている。

〔発明が解決しようとする課題〕

前記したI²Lの機能を考えると、I²Lとして必要
な半導体領域は、pnp横方向トランジスタにあつ
ては対向するｐ型領域部分が、また、npn縦方向
トランジスタにあつてはコレクタ領域下のベース
領域部分とエミツタ領域部分に限定されていて、
他のベース領域部分は導体としての役割しか果し
ていないばかりか、その接合の容量や不要領域部
分でのキヤリヤの蓄積電荷が原因となつて、スイ
ツチング特性を劣化させている。

本発明は、前記種類の半導体装置に於いて、必
要な活性領域のみを残し、他の不要部分を絶縁層
化することに依つて、スイツチング速度などの機
能を向上させたものを容易に実現できるように、
また、I²Lデバイスの縦方向トランジスタのベー
ス領域を分割して、且つ、埋込絶縁膜上でベース
相互の接続を行つたI²Lデバイスを容易に実現で
きるように、更にまた、埋込絶縁膜のバーズ・ビ
ーク部分を除去して表出した半導体層に不純物を
導入して横方向トランジスタに於けるエミツタ領
域とコレクタ領域を形成すると共に縦方向トラン
ジスタに於けるベース・コンタクト領域を形成
し、このベース・コンタクト領域とコレクタ領域
を接続する導体層を備えたI²Lデバイスを容易に
実現できるようにしようとする。

〔課題を解決するための手段〕

本発明に依ると、横方向トランジスタと縦方向
トランジスタを含む半導体装置に於ける該縦方向
トランジスタが、 (a) トランジスタ動作に必要な面積をもち、且
つ、分散配置されたベース領域、 (b) 各ベース領域間を囲んで相互に絶縁する埋込
絶縁膜、 (c) 該埋込絶縁膜上にあつて各ベース領域間を接
続する導体層、 (d) 該導体層の一部に設けられるベース接続、 (e) 前記分散配置されたベース領域の各々の上に
形成されたコレクタ接続、 を有する構成を容易に実現することができる。

即ち、一導電型半導体基板の一面には複数のメ
サ部分が形成される。第一のメサ部分にはI²Lデ
バイスに於ける横方向トランジスタのエミツタ領
域とコレクタ領域が形成され、第二のメサ部分に
は縦方向トランジスタが形成される。複数のメサ
部分を囲んで相互に絶縁する埋込絶縁膜が前記基
板の一面に設けられる。該横方向トランジスタと
縦方向トランジスタとは、トランジスタ動作に必
要な最小限の寸法をもつことが好ましく、この目
的の為、横方向トランジスタのエミツタとコレク
タ及び縦方向トランジスタのベース・コンタクト
領域は該埋込絶縁膜に隣接して局部的に形成され
る。これ等の領域を形成する為には、メサ部分の
上面に於ける所定の辺部分を表出させ、この表出
させたメサ部分から不純物を導入し、前記の局部
的領域を形成すると良く、最も好ましくは、前記
埋込絶縁膜を局部酸化で形成する際に同時に生成
されるバーズ・ビークをエツチングで除去し、表
出したメサ部分を通して前記の不純物導入を行え
ば、前記最小限の寸法の各領域を実現することが
できる。横方向トランジスタのコレクタ領域と縦
方向トランジスタのベース・コンタクト領域と
は、それ等の間にある埋込絶縁膜上に配置される
導体層に依つて導電接続される。複数の縦方向ト
ランジスタは、一連の複数のメサ部分に形成さ
れ、これらの相互は埋込絶縁膜に依つて絶縁さ
れ、各ベースを共通電位とする為、隣接する縦方
向トランジスタのベース・コンタクト層が導体層
に依つて導電接続される。I²Lの縦方向トランジ
スタに対して埋込絶縁膜を適用することが本発明
の特徴であつて、これに依つてI²Lデバイスの高
速化が達成される。

前記したようなところから、本発明に依る半導
体装置の製造方法に於いては、横方向トランジス
タ並びに縦方向トランジスタを備える半導体装置
を製造する方法であつて、一導電型半導体層（例
えばn^-型半導体層１３）の表面に絶縁層（例え
ば酸化膜１４など）を形成する工程と、次に、横
方向トランジスタ領域と縦方向トランジスタ領域
とを絶縁する埋込絶縁膜（例えば厚い酸化膜１
６）を選択酸化によつて形成する工程と、次に、
該埋込絶縁膜の所定の辺部に於けるバーズ・ビー
ク部分を除去することで前記半導体層を露出させ
る窓を開口する工程と、次に、横方向トランジス
タ領域に於ける前記窓と縦方向トランジスタ領域
に於ける前記窓とを接続する反対導電型不純物を
含有する多結晶シリコンからなる導体層（例えば
多結晶シリコン膜２０）を形成する工程と、次
に、該導体層中の不純物を拡散して横方向トラン
ジスタ領域に於けるエミツタ領域とコレクタ領
域、及び、縦方向トランジスタ領域に於けるベー
ス・コンタクト領域を形成する工程とが含まれて
なるよう構成する。

〔作用〕

前記手段を採ることに依り、必要な活性領域の
みが存在し、不要な部分は絶縁層化してスイツチ
ング特性を向上したI²L形式の半導体装置を容易
に製造することができる。

実施例 第１図ａ及びｂは本発明一実施例に依つて製造
された半導体装置の要部平面説明図及びａに見ら
れる線Ａ−A′に沿つて切断し矢印方向に見た要
部切断側面説明図を表している。

図に於いて、１１はシリコン半導体基板、１２
はn⁺型埋没層、１３はn^-型半導体層、１６は酸
化膜、１８はp^-型活性ベース領域、１９はｎ型
領域、２０は多結晶シリコン膜、２１はp⁺型領
域、２２はインジエクタのp⁺型領域、２３は酸
化膜、２４はn⁺型コンタクト領域、２５及び２
６は電極をそれぞれ示している。尚、pnp型トラ
ンジスタ部分とnpnトランジスタ部分とが図のａ
に於いて指示されている。

第２図乃至第７図は第１図ａ並びにｂに示した
半導体装置を製造する場合について解説する為の
工程要所に於ける要部切断側面説明図であり、以
下、これ等の図を参照しつつ説明する。尚、第１
図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとする。

第２図参照 (2)−１ ｐ型或いはｎ型シリコン半導体基板１１（第
１図参照）にn⁺型埋没層１２及び厚さが〜２
〔μｍ〕程度のエピタキシヤル成長n^-型半導体
層１３を形成するまでは通常の技術を適用して
実施される。

(2)−２ 熱酸化法を適用することに依り、厚さが例え
ば1000〜1300〔Å〕程度の酸化膜１４を形成す
る。

(2)−３ 化学気相成長（chemical vapor
deposition：CVD）法を適用することに依り、
厚さが例えば2500〔Å〕程度の窒化シリコン膜
１５を形成し、これを通常のフオト・リソグラ
フイ技術でパターニングし、pnp型トランジス
タ形成領域及びnpn型トランジスタ形成領域な
ど活性領域を覆うものを残して他を除去する。

第３図参照 (3)−１ 選択的熱酸化法を適用することに依り、厚さ
が例えば1.5〔μｍ〕程度の厚い酸化膜１６を形
成する。尚、この中に酸化膜１４の分が含まれ
ていることは当然である。

(3)−２ 次の工程で酸化膜１６及び１４のエツチング
を行つて活性領域周辺にn^-型半導体層１３の
一部を露出させ、更に後の工程で前記露出した
部分にｐ型不純物を導入してp⁺型の不純物領
域を形成するのであるが、隣接する素子との間
がp⁺不純物領域で短絡されるのを防止する為、
酸化膜１６及び１４がエツチングされる範囲は
制限されなければならない。

そこで、本工程では、フオト・レジスト膜か
らなるマスク１７を形成する（特に第１図ａの
砂地部分を参照のこと）。即ち、隣接する素子
５１との間の領域に於ける酸化膜１６のエツチ
ングが阻止され、n^-型半導体層の表出が防止
される。尚、記号５２はバーズ・ビークが形成
される領域を指示している。

第４図参照 (4)−１ 酸化膜１６のエツチング及び酸化膜１４のサ
イド・エツチングを行う。

この工程を採ることに依り、俗にバーズ・ビ
ークと呼ばれている部分にn^-型半導体層部分
１３が表出される。このときの酸化膜１６の残
り厚さは約7000〔Å〕程度であつた。

第５図参照 (5)−１ 窒化シリコン膜１５を除去する。

(5)−２ pnp型トランジスタ形成領域を覆うフオト・
レジスト膜のマスク（図示せず）を形成する。

(5)−３ イオン注入法を適用することに依り、加速エ
ネルギを180〔KeV〕、また、ドーズ量を２×
10¹²〔cm^-2〕として硼素イオンの打ち込みを行
つてベース領域１８を形成する。

(5)−４ 同じくイオン注入法を適用することに依り、
加速エネルギを360〔KeV〕、また、ドーズ量を
３×10¹³〔cm^-2〕として硼素イオンの打ち込み
を行つてコレクタ領域に相当するｎ型領域１９
を形成する。

第６図参照 (6)−１ CVD法を適用することに依り、厚さ例えば
4000〔Å〕程度の多結晶シリコン膜２０を成長
させる。

(6)−２ フオト・リソグラフイ技術を適用して多結晶
シリコン膜２０のパターニングを行う。

(6)−３ 硼素を拡散して多結晶シリコン膜２０を導電
性化する。その際、硼素は前記バーズ・ビーク
部分で露出しているn^-型半導体層部分１３に
も拡散され、p⁺型領域２１及びインジエクタ
のp⁺型領域２２が形成される。尚、熱拡散処
理は酸化性雰囲気で行うので、全表面に例えば
厚さ3000〔Å〕程度の酸化膜２３が形成される。

第７図参照 (7)−１ フオト・リソグラフイ技術を適用することに
依り、酸化膜２３及び１４に不純物拡散用窓開
きを行い、次いで、ｎ型不純物を拡散してn⁺
型コンタクト領域２４を形成する。

(7)−２ フオト・リソグラフイ技術を適用することに
依つて電極コンタクト用窓開きを行い、次い
で、２５及び２６を形成する。

このようにして製造された半導体装置に於いて
は、第１３図について説明した不要部分が全て酸
化膜１６になつている。

さて、本発明の場合、前記バーズ・ビーク部分
をエツチングしてn^-型半導体層の一部を露出さ
せることが重要であるから、その好ましい方法の
一つを説明する。

第８図乃至第１０図は前記好ましい方法を解説
する為の半導体装置の要部切断側面説明図であつ
て、以下、これ等の図を参照しつつ説明する。

第８図参照 (8)−１ シリコン半導体基板３１を熱酸化して厚さ例
えば500〜1000〔Å〕程度の酸化膜３２を形成す
る。

(8)−２ CVD法を適用することに依り、厚さ例えば
1000〜4000〔Å〕程度の窒化シリコン膜３３を
形成する。

(8)−３ CVD法を適用することに依り、厚さ例えば
1000〜4000〔Å〕程度の二酸化シリコン膜３４
を形成する。

(8)−４ フオト・リソグラフイ技術を適用することに
依り、二酸化シリコン膜３４及び窒化シリコン
膜３３のパターニングを行つて厚い酸化膜を形
成すべき部分を表出させる。

(8)−５ 熱酸化法を適用することに依つて選択酸化を
行い、厚さ例えば8000〜15000〔Å〕程度の厚い
酸化膜３５を形成する。

第９図参照 (9)−１ 前記工程(8)−５に於ける熱酸化処理の際、窒
化シリコン膜３３の露出部（端面部）に生成さ
れる厚さ例えば50〜200〔Å〕程度の酸化膜をエ
ツチングして除去する。

(9)−２ 例えば熱燐酸などをエツチヤントする浸漬法
を適用することに依り、窒化シリコン膜３３の
サイド・エツチングを行う。その実効的な量
は、横方向へ約5000〜10000〔Å〕程度である。

第１０図参照 (10)−１ 酸化膜３５のエツチングを行つて、バーズ・
ビーク部分にシリコン半導体基板３１の一部を
表出させる。このとき、二酸化シリコン膜３４
も前記エツチングで除去されてしまう。

(10)−２ 窒化シリコン膜３３を二酸化シリコン膜３４
と共に除去する。

この技法に依ると、厚い酸化膜３５及び薄い酸
化膜３２を実用上充分な状態に維持しながらバー
ズ・ビーク部分に基板３１を表出させることがで
きる。

前記説明で判るように、本発明に依つて得られ
たI²L形式の半導体装置に於いては、トランジス
タ作用をさせるのに必要な接合を得る為の、所
謂、活性領域は必要最小限に保たれ、従来では導
電体の機能しか持たなかつた部分は全て酸化膜に
なつていて、その導電体の機能は該酸化膜上のシ
リコン層が受け持つているので、余分な接合、即
ち、容量の存在などに起因するスイツチング速度
の低下を解消できる。

ところで、I²Lデバイスの伝播遅延時間t_pdと駆
動電流或いは電力とは、一般に、第１１図ａに見
られる関係にあることが提案されている。

即ち、駆動電流が比較的小さい領域では、付帯
的遅延時間（イクストリンジツク・デイレイ・タ
イム）t_deで表され、以後、電流の増大に伴つて
遅延時間は真性遅延時間（イントリンジツク・デ
イレイ・タイム）t_di、抵抗性遅延時間（レジステ
イブ・デイレイ・タイム）t_drで定まる特性をも
つている。そして (a) t_deは接合容量及び配線容量に依存し、電流
に反比例する。即ち、 ｐ・t_de≒1/4２−αα′／αVΔV（C_EB＋2C_CB） 但し、 ｐはゲート当たりの消費電力 Ｖはインジエクシタ電圧 ΔVは論理振幅 αはベース接地電流利得 α′は逆方向ベース接地電流利得 C_EBはエミツタ・ベース間接合容量 C_CBはベース・コレクタ間接合容量 をそれぞれ示す。

従来のI²LデバイスではC_EB／2C_CB≒１／１〜
２／１であり、本発明に依つて得られたI²Lデ
バイスでは、従来のI²Lデバイスの寸法を第１
１図ｂのように定めると、C_EBは、その面積が、 ６（l₁＋l₂）ｄ／Ｌ・Ｗ ｄ：p⁺型領域２１の幅 となり、10分１以下にすることが可能である。

(b) t_diはコレクタ電流ICの立ち上がりとn^-型領
域１３の蓄積電荷量に依存し、 t_di∝Q_N-／I_C∝１／N_D・S_E／S_C 但し、 Q_N-はn^-領域中の蓄積電荷量 N_Dはn^-領域の不純物濃度 S_Eはエミツタ面積 S_Cはコレクタ面積 で表される。

本発明に依つて得られる半導体装置の構造で
は、S_Eの減少に依つて、S_E／S_Cを数分の１に減
少できる。

(c) t_drはベース横方向抵抗に依存し、t_dr及びt_de
が交わる点以下でのt_pdは実現できない。本発
明に依つて得られる半導体装置では、多結晶シ
リコン膜にベース領域を形成する際、高濃度の
硼素をドーピングし、通常のベースに於けるシ
ート抵抗ρ_sと同様の値を実現できる。

などの利点がある。

本発明は、種々の改変をすることができ、次に
他の実施例について説明する。

一般に、I²Lデバイスとして、シヨツトキ・コ
レクタ構造のものが知られていて、このような構
造は、本発明に於いても、前記(7)−１の工程を経
ることなく、即ち、n⁺型コンタクト領域型２４
を形成することなく、次の(7)−２以下の工程に入
ることで実現することができる。

また、前記実施例では、多結晶シリコン膜２０
に依つて配線を形成したが、この多結晶シリコン
膜２０は、例えば、硼素をドーピングした耐熱性
金属、即ち、タングステン、モリブデン、白金、
或いは、それ等のシリサイドに代替することがで
き、そして、その場合には、硼素をドーピングし
た耐熱性金属を形成し、これをパターニングして
から、好ましくは、酸化膜２３を形成し、そこで
拡散工程を行つてp⁺型領域２１及び２２を形成
すると良い。

更にまた、前記(6)−１乃至(6)−３の工程は次の
ように変更することができる。

(6)−１ イオン注入法などを適用することに依り、露
出しているn^-型半導体層部分１３に対して硼
素をドーピングしてp⁺型領域２１及び２２を
形成する。

(6)−２ 全面にAl、Mo、MoSiなどの金属層を被着
してからパターニングする。

(6)−３ 通常の気相成長法などを適用することに依
り、絶縁膜２３を形成する。

前記工程(6)−２に於いて、Moなど耐熱性金属
材料を用いた場合には、前記実施例に於ける工程
(7)−１以後の工程を実施すれば、多結晶シリコン
の代わりに金属導体を用いた外部ベース接続が得
られる。また、Alなど耐熱性がない金属材料を
用いた場合には、以後、拡散工程を必要としない
シリコン・コレクタを形成する場合に適用すれば
良い。

第１図に見られる半導体装置では、n^-型半導
体層１３を露出させる場合、npnトランジスタ部
分では、矩形窒化シリコン膜の四辺全てに亙つて
行つたが、デバイスを小型化する為には、対向す
る二辺のみ、場合に依つては一辺のみにエツチン
グを施してn^-型半導体層１３を露出させるよう
にしても良い。

第１２図ａは対向する二辺のみ半導体層１３の
露出を行つたI²Lデバイスに於けるnpnトランジ
スタ部分の要部平面説明図、また、第１２図ｂは
ａに見られる線Ｂ−B′に沿う要部切断側面説明
図をそれぞれ表し、第１図乃至第７図に於いて用
いた記号と同記号の同部分を示すか或いは同じ意
味を持つものとする。

前記工程(4)−５に於いて、酸化膜１６及び１４
の選択エツチングを行い、第１２図ａに見られる
ように、記号５２で指示した部分にのみn^-型半
導体層１３を露出させ、ここにp⁺型拡散を施す
ことでp⁺型領域２１を形成し、そして、前記工
程(7)−１に於けるような窓開きを行う場合、厚い
酸化膜１６にマスクの上下端が重なるようにすれ
ば位置合わせ余裕を得ることができる。

〔発明の効果〕

本発明に依る半導体装置の製造方法に於いて
は、横方向トランジスタ並びに縦方向トランジス
タを備える半導体装置を製造する方法であつて、
一導電型半導体層の表面に絶縁膜を形成する工程
と、次に、横方向トランジスタ領域と縦方向トラ
ンジスタ領域とを絶縁する埋込絶縁膜を選択酸化
によつて形成する工程と、次に、該埋込絶縁膜の
所定の辺部に於けるバーズ・ビーク部分を除去す
ることで前記半導体層を露出させる窓を開口する
工程と、次に、横方向トランジスタ領域に於ける
前記窓と縦方向トランジスタ領域に於ける前記窓
とを接続する反対導電型不純物を含有する多結晶
シリコンからなる導体層を形成する工程と、次
に、該導体層中の不純物を拡散して横方向トラン
ジスタ領域に於けるエミツタ領域とコレクタ領
域、及び、縦方向トランジスタ領域に於けるベー
ス・コンタクト領域を形成する工程とが含まれて
いる。

前記構成を採ることに依り、必要な活性領域の
みが存在し、不要な部分は絶縁層化してスイツチ
ング特性を向上したI²L形式の半導体装置を容易
に製造することができる。

【図面の簡単な説明】

第１図ａ並びにｂは本発明一実施例に依つて製
造された半導体装置の要部平面説明図並びにａに
見られる線Ａ−A′に沿う要部切断側面説明図、
第２図乃至第７図は本発明一実施例を説明する為
の工程要所に於ける半導体装置の要部切断側面説
明図、第８図乃至第１０図は酸化膜エツチングの
好ましい例を説明する為の工程要所に於ける半導
体装置の要部切断側面説明図、第１１図ａは本発
明一実施例に依つて製造された半導体装置のスイ
ツチング時間と駆動電流（電力）との関係を示す
線図、第１１図ｂは従来のI²Lデバイスの寸法を
示す要部平面説明図、第１２図ａ及びｂは本発明
の他の実施例に依るI²Lデバイスに於ける縦方向
トランジスタ部分の要部平面説明図及び要部切断
側面説明図、第１３図ａ及びｂは従来のI²Lデバ
イスの基本構造を説明する為の要部切断側面説明
図及び要部平面説明図をそれぞれ表している。 図に於いて、１１はシリコン半導体基板、１２
はn⁺型埋没層、１３はn^-型半導体層、１６は酸
化膜、１８はp^-型活性ベース領域、１９はｎ型
領域、２０は多結晶シリコン膜、２１はp⁺型領
域、２２はインジエクタのp⁺型領域、２３は酸
化膜、２４はn⁺型コンタクト領域、２５及び２
６は電極をそれぞれ示している。

Claims (1)

1. 【特許請求の範囲】 １ 横方向トランジスタ並びに縦方向トランジス
   タを備える半導体装置を製造する方法であつて、 一導電型半導体層の表面に絶縁膜を形成する工
   程と、 次に、横方向トランジスタ領域と縦方向トラン
   ジスタ領域とを絶縁する埋込絶縁膜を選択酸化に
   よつて形成する工程と、 次に、該埋込絶縁膜の所定の辺部に於けるバー
   ズ・ビーク部分を除去することで前記半導体層を
   露出させる窓を開口する工程と、 次に、横方向トランジスタ領域に於ける前記窓
   と縦方向トランジスタ領域に於ける前記窓とを接
   続する反対導電型不純物を含有する多結晶シリコ
   ンからなる導体層を形成する工程と、 次に、該導体層中の不純物を拡散して横方向ト
   ランジスタ領域に於けるエミツタ領域とコレクタ
   領域、及び、縦方向トランジスタ領域に於けるベ
   ース・コンタクト領域を形成する工程と が含まれてなることを特徴とする半導体装置の製
   造方法。