JPS6214949B2 - - Google Patents
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- Publication number
- JPS6214949B2 JPS6214949B2 JP53061229A JP6122978A JPS6214949B2 JP S6214949 B2 JPS6214949 B2 JP S6214949B2 JP 53061229 A JP53061229 A JP 53061229A JP 6122978 A JP6122978 A JP 6122978A JP S6214949 B2 JPS6214949 B2 JP S6214949B2
- Authority
- JP
- Japan
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- region
- layer
- conductivity type
- collector
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 239000012535 impurity Substances 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し特にDBT
（Depleted Base Transistor）構造の半導体装置
に関する。
（Depleted Base Transistor）構造の半導体装置
に関する。
縦型のJFETやSITなどの高抵抗層の形成と当
該高抵抗層における空乏層の拡がりを積極的に応
用したトランジスタ素子の開発がなされている。
SITにおいては零ゲートバイアス状態でチヤンネ
ルを空乏層でおおうことによりいわゆるノーマ
ル・オフの素子とするために極めて高い抵抗を有
する高抵抗半導体層（不純物濃度：1013／cm3のオ
ーダ）が必要とされよつてその製造が非常に困難
となつている。
該高抵抗層における空乏層の拡がりを積極的に応
用したトランジスタ素子の開発がなされている。
SITにおいては零ゲートバイアス状態でチヤンネ
ルを空乏層でおおうことによりいわゆるノーマ
ル・オフの素子とするために極めて高い抵抗を有
する高抵抗半導体層（不純物濃度：1013／cm3のオ
ーダ）が必要とされよつてその製造が非常に困難
となつている。
一方DBT素子は、第１図に示す如くその構造
は縦型のJFEと同様であり、コレクタ層１上にエ
ピタキシヤル形成された高抵抗のエピタキシヤル
層２中にベース領域となるメツシユ状のＰ型領域
３を形成せしめ、この領域３の周囲に生じる空乏
層４を互いに連結するように構成する。しかる後
に絶縁膜５を介してＮ型の不純物がドープされた
多結晶シリコン層６を形成してエミツタ領域と
し、各領域から図示する如くコレクタ、エミツタ
及びベースの各電極を取り出すものである。そし
て空乏層４をベースとして動作させることにより
電流駆動させるバイポーラ型のトランジスタであ
る。かゝるDBTも空乏層を積極的に利用したノ
ーマル・オフ素子の一種類であるが、空乏層を互
いに連結しなければならない関係上、エピタキシ
ヤル層２の濃度の制御やエミツタ寸法等の点で製
造上の困難さを伴う欠点がある。更にはエミツタ
領域とコレクタ領域との間のベースとして動作す
る空乏層は半導体基板表面に存在するので表面か
らの影響をうけよつてノイズが増大するという欠
点もある。
は縦型のJFEと同様であり、コレクタ層１上にエ
ピタキシヤル形成された高抵抗のエピタキシヤル
層２中にベース領域となるメツシユ状のＰ型領域
３を形成せしめ、この領域３の周囲に生じる空乏
層４を互いに連結するように構成する。しかる後
に絶縁膜５を介してＮ型の不純物がドープされた
多結晶シリコン層６を形成してエミツタ領域と
し、各領域から図示する如くコレクタ、エミツタ
及びベースの各電極を取り出すものである。そし
て空乏層４をベースとして動作させることにより
電流駆動させるバイポーラ型のトランジスタであ
る。かゝるDBTも空乏層を積極的に利用したノ
ーマル・オフ素子の一種類であるが、空乏層を互
いに連結しなければならない関係上、エピタキシ
ヤル層２の濃度の制御やエミツタ寸法等の点で製
造上の困難さを伴う欠点がある。更にはエミツタ
領域とコレクタ領域との間のベースとして動作す
る空乏層は半導体基板表面に存在するので表面か
らの影響をうけよつてノイズが増大するという欠
点もある。
本発明の目的はエピタキシヤル層の不純物濃度
を厳密に制御することなくかつ基板表面からの影
響をうけることのない空乏層を利用したトランジ
スタ素子を有する半導体装置を提供することであ
る。
を厳密に制御することなくかつ基板表面からの影
響をうけることのない空乏層を利用したトランジ
スタ素子を有する半導体装置を提供することであ
る。
以下本発明を図面を用いて説明する。
第２図は本発明の１実施例を示す図であり、ａ
は電極及び絶縁膜を除去した場合の平面図、ｂは
ａのＡ−A′断面図である。図において、Ｎ型の
低抵抗半導体基板１０上に高抵抗（低不純物濃
度：1014／cm3のオーダ）のＰ型層をエピタキシヤ
ル成長により形成させる。しかる後にこのエピタ
キシヤル層中においてリング状のＮ型領域１２を
周知の方法により形成する。このときＮ型領域１
２の周囲に生ずる空乏層１３は主に低濃度のＰ型
エピタキシヤル層１１内に拡がり、この空乏層１
３が基板１０の空乏層と連結して、見かけ上空乏
層１３が基板１０に達するようにエピタキシヤル
層１１及びＮ型領域１２の深さを設定する。そし
て、リング状領域１２により囲まれたエピタキシ
ヤル層１１に電極導出用のＰ型高濃度不純物領域
１４を浅く形成する。従つて不純物領域１４はそ
の外周側壁がリング状領域１２により取囲まれた
構造となる。
は電極及び絶縁膜を除去した場合の平面図、ｂは
ａのＡ−A′断面図である。図において、Ｎ型の
低抵抗半導体基板１０上に高抵抗（低不純物濃
度：1014／cm3のオーダ）のＰ型層をエピタキシヤ
ル成長により形成させる。しかる後にこのエピタ
キシヤル層中においてリング状のＮ型領域１２を
周知の方法により形成する。このときＮ型領域１
２の周囲に生ずる空乏層１３は主に低濃度のＰ型
エピタキシヤル層１１内に拡がり、この空乏層１
３が基板１０の空乏層と連結して、見かけ上空乏
層１３が基板１０に達するようにエピタキシヤル
層１１及びＮ型領域１２の深さを設定する。そし
て、リング状領域１２により囲まれたエピタキシ
ヤル層１１に電極導出用のＰ型高濃度不純物領域
１４を浅く形成する。従つて不純物領域１４はそ
の外周側壁がリング状領域１２により取囲まれた
構造となる。
かゝる構造において、Ｎ型基板１０をエミツタ
領域、Ｎ型リング状領域１２をコレクタ領域、そ
して基板１０と領域１２との対向間隙における空
乏層をベース領域としてそれぞれ動作させる。従
つて、Ｐ型不純物領域１４がベース電極導出用の
オーミツクコンタクト形成領域となる。尚、１５
は絶縁膜を示している。かくすることにより、エ
ミツタＥ−ベースＢ間に順バイアスを、またベー
スＢ−コレクタＣ間に逆バイアスを印加すること
により、バイポーラトランジスタとして動作する
点は通常のバイポーラトランジスタと同様である
が、ベース領域がコレクタ領域とエミツタ領域と
の間の空乏層であるという点で相違している。
領域、Ｎ型リング状領域１２をコレクタ領域、そ
して基板１０と領域１２との対向間隙における空
乏層をベース領域としてそれぞれ動作させる。従
つて、Ｐ型不純物領域１４がベース電極導出用の
オーミツクコンタクト形成領域となる。尚、１５
は絶縁膜を示している。かくすることにより、エ
ミツタＥ−ベースＢ間に順バイアスを、またベー
スＢ−コレクタＣ間に逆バイアスを印加すること
により、バイポーラトランジスタとして動作する
点は通常のバイポーラトランジスタと同様である
が、ベース領域がコレクタ領域とエミツタ領域と
の間の空乏層であるという点で相違している。
特に当該ベースとして動作する空乏層を含む活
性領域が半導体装置の表面の影響を受けることが
ないのでそれによるノイズの発生がないという利
点がある。かゝる構成ではコレクタ−ベース間耐
圧が大きくとれまた図示の如くコレクタ領域１２
とベース電極用の不純物領域１４とを離間して設
けることにより、コレクタ−ベース間耐圧は更に
増大する。
性領域が半導体装置の表面の影響を受けることが
ないのでそれによるノイズの発生がないという利
点がある。かゝる構成ではコレクタ−ベース間耐
圧が大きくとれまた図示の如くコレクタ領域１２
とベース電極用の不純物領域１４とを離間して設
けることにより、コレクタ−ベース間耐圧は更に
増大する。
尚、空乏層１３はエミツタ層１０まで達してい
れば十分であり、Ｐ型領域１４の直下にて連結し
ている必要はない。
れば十分であり、Ｐ型領域１４の直下にて連結し
ている必要はない。
第３図は本発明の他の実施例を示す図であり、
ａは平面図、ｂはａのＢ−B′断面図である。本例
においてはコレクタ領域１２により囲まれるよう
に複数のベース電極導出用のＰ型高濃度領域１４
を形成したものであり、高電力用素子として動作
させる場合に適した構造となつている。この場合
もコレクタ領域１２とエミツタ層１０との間の空
乏層をベースとして動作させるもので、各ベース
電極用領域１４は基板表面にて共通ベース電極Ｂ
により短絡された構成である。
ａは平面図、ｂはａのＢ−B′断面図である。本例
においてはコレクタ領域１２により囲まれるよう
に複数のベース電極導出用のＰ型高濃度領域１４
を形成したものであり、高電力用素子として動作
させる場合に適した構造となつている。この場合
もコレクタ領域１２とエミツタ層１０との間の空
乏層をベースとして動作させるもので、各ベース
電極用領域１４は基板表面にて共通ベース電極Ｂ
により短絡された構成である。
尚、コレクタ領域１２及び不純物領域１４は周
知の方法により形成しうる。
知の方法により形成しうる。
第４図は本発明の他の実施例を示す図であり、
ａは平面図、ｂはａのＣ−C′断面図である。本
例においては第３図に示した複数の各電極導出用
不純物領域１４を単１のＰ型拡散領域１４′によ
り共通としたもので、第３図の例と同様高電力素
子となるが、コレクタ領域１２とベース電極導出
用領域１４′とが一部接しているために、第３図
の構造に比してベース−コレクタ間耐圧は小さく
なることは避けられない。
ａは平面図、ｂはａのＣ−C′断面図である。本
例においては第３図に示した複数の各電極導出用
不純物領域１４を単１のＰ型拡散領域１４′によ
り共通としたもので、第３図の例と同様高電力素
子となるが、コレクタ領域１２とベース電極導出
用領域１４′とが一部接しているために、第３図
の構造に比してベース−コレクタ間耐圧は小さく
なることは避けられない。
第５図は本発明の他の例を示す断面図であり、
エミツタ共通の複数のトランジスタを同一エピタ
キシヤル層１１内に形成する集積回路構造の場合
を示す。すなわち、第２図に示したトランジスタ
構造において、リング状コレクタ領域１２の形成
と同時に、当該領域１２の外周にこれを取囲んで
Ｎ型のリング状の分離領域１６を設けるものであ
る。このときも分離領域１６の直下に延びる空乏
層１７がエミツタ層１０へ達しており、他方、分
離領域１６の側面から延びる空乏層はコレクタ領
域１２の空乏層とつながらない構成とする。
エミツタ共通の複数のトランジスタを同一エピタ
キシヤル層１１内に形成する集積回路構造の場合
を示す。すなわち、第２図に示したトランジスタ
構造において、リング状コレクタ領域１２の形成
と同時に、当該領域１２の外周にこれを取囲んで
Ｎ型のリング状の分離領域１６を設けるものであ
る。このときも分離領域１６の直下に延びる空乏
層１７がエミツタ層１０へ達しており、他方、分
離領域１６の側面から延びる空乏層はコレクタ領
域１２の空乏層とつながらない構成とする。
従つて、分離領域１６及び空乏層１７により互
いに絶縁分離された島領域がエピタキシヤル層１
１内に形成されることになり、当該島領域内に形
成されたトランジスタは互いにエミツタ共通の分
離された構造となる。第５図の例においても、高
電力用素子とするために第３図及び第４図に示す
構造を適用してもよいことは勿論である。
いに絶縁分離された島領域がエピタキシヤル層１
１内に形成されることになり、当該島領域内に形
成されたトランジスタは互いにエミツタ共通の分
離された構造となる。第５図の例においても、高
電力用素子とするために第３図及び第４図に示す
構造を適用してもよいことは勿論である。
また、上記実施例においてはNPN型のトラン
ジスタ構造につき説明したがPNP型のトランジス
タ構造に適用することができることは明白であ
る。
ジスタ構造につき説明したがPNP型のトランジス
タ構造に適用することができることは明白であ
る。
以上述べた如く、本発明によれば活性領域が装
置表面の影響を受けることがないので表面ノイズ
のない装置が得られ、また簡単な構造であるから
素子面積が小となり集積度の向上が期待できる。
更には高電力素子をも容易に形成することが可能
である。また、コレクタ層をある程度深く形成し
てコレクタとエミツタとの間が空乏層で連結され
る構成であるから、当該コレクタ層の深さの制御
をなせばエピタキシヤル層の濃度もSITの如く極
めて低濃度とすることなく、かつその濃度の制御
も厳密さを要しない利点がある。
置表面の影響を受けることがないので表面ノイズ
のない装置が得られ、また簡単な構造であるから
素子面積が小となり集積度の向上が期待できる。
更には高電力素子をも容易に形成することが可能
である。また、コレクタ層をある程度深く形成し
てコレクタとエミツタとの間が空乏層で連結され
る構成であるから、当該コレクタ層の深さの制御
をなせばエピタキシヤル層の濃度もSITの如く極
めて低濃度とすることなく、かつその濃度の制御
も厳密さを要しない利点がある。
第１図は従来のDBT素子の断面図、第２図は
本発明の１実施例を示す図でａは平面図、ｂはａ
のＡ−A′断面図、第３図は本発明の他の実施例
を示す図でａは平面図、ｂはａのＢ−B′断面図、
第４図は本発明の別の実施例を示す図でａは平面
図、ｂはａのＣ−C′断面図、第５図は本発明の
他の例を示す断面図である。 主要部分の符号の説明、１０……エミツタ層、
１１……エピタキシヤル層、１２……コレクタ領
域、１３，１７……空乏層、１４……ベース電極
用高濃度不純物領域、１６……分離領域。
本発明の１実施例を示す図でａは平面図、ｂはａ
のＡ−A′断面図、第３図は本発明の他の実施例
を示す図でａは平面図、ｂはａのＢ−B′断面図、
第４図は本発明の別の実施例を示す図でａは平面
図、ｂはａのＣ−C′断面図、第５図は本発明の
他の例を示す断面図である。 主要部分の符号の説明、１０……エミツタ層、
１１……エピタキシヤル層、１２……コレクタ領
域、１３，１７……空乏層、１４……ベース電極
用高濃度不純物領域、１６……分離領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型のエミツタ層と、前記エミツタ層
上に形成され第２導電型の低濃度不純物を有する
半導体層と、前記半導体内に形成された前記第２
導電型の高濃度不純物領域と、前記半導体層内に
おいて前記不純物領域より深く形成され該領域の
側壁を離間して取囲む前記第１導電型のコレクタ
領域とを含み、前記コレクタ領域の周囲に生ずる
空乏層が前記エミツタ層に達するように前記半導
体層及び前記コレクタ領域の深さが設定され、前
記不純物領域からベース電極が導出されているこ
とを特徴とする半導体装置。 ２ 前記不純物領域は前記ベース電極により共通
接続された複数個の領域より成ることを特徴とす
る特許請求の範囲第１項記載の半導体層装置。 ３ 第１導電型のエミツタ層と、前記エミツタ層
上に形成され第２導電型の低濃度不純物を有する
半導体層と、前記半導体内に形成された前記第２
導電型の高濃度不純物領域と、前記半導体層内に
おいて前記不純物領域より深く形成され該領域の
側壁を離間して取囲む前記第１導電型のコレクタ
領域と、前記半導体層内において前記コレクタ領
域の周囲に前記不純物領域より深く形成された前
記第１導電型の分離領域とを含み、前記コレクタ
領域及び前記分離領域の周囲に生ずる空乏層が前
記エミツタ層に達するように前記半導体層及び前
記コレクタ領域並びに前記分離領域の深さが設定
され、前記不純物領域からベース電極が導出され
ていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6122978A JPS54152870A (en) | 1978-05-23 | 1978-05-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6122978A JPS54152870A (en) | 1978-05-23 | 1978-05-23 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54152870A JPS54152870A (en) | 1979-12-01 |
| JPS6214949B2 true JPS6214949B2 (ja) | 1987-04-04 |
Family
ID=13165170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6122978A Granted JPS54152870A (en) | 1978-05-23 | 1978-05-23 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54152870A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589361A (ja) * | 1981-07-08 | 1983-01-19 | Hitachi Ltd | 固体撮像素子 |
-
1978
- 1978-05-23 JP JP6122978A patent/JPS54152870A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54152870A (en) | 1979-12-01 |
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