JPH0362027B2 - - Google Patents
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- JPH0362027B2 JPH0362027B2 JP58119472A JP11947283A JPH0362027B2 JP H0362027 B2 JPH0362027 B2 JP H0362027B2 JP 58119472 A JP58119472 A JP 58119472A JP 11947283 A JP11947283 A JP 11947283A JP H0362027 B2 JPH0362027 B2 JP H0362027B2
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- JP
- Japan
- Prior art keywords
- region
- conductivity type
- semiconductor device
- channel
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は第一の導電形の基板、基板の第一の表
面に平面状に内設された少なくとも一つの逆導電
形のチヤネル領域およびチヤネル領域に平面状に
内設された第一の導電形のソース領域、第一の表
面に隣接するドレイン領域、他の基板表面に接続
されたドレイン領域、第一の表面に配置された絶
縁層の上に存在する少なくとも一つのゲート電
極、第一の表面に内設され、接触体を介して電圧
を印加可能の少なくとも一つの逆導電形の注入領
域を備えたIGFETを含む半導体装置に関する。
面に平面状に内設された少なくとも一つの逆導電
形のチヤネル領域およびチヤネル領域に平面状に
内設された第一の導電形のソース領域、第一の表
面に隣接するドレイン領域、他の基板表面に接続
されたドレイン領域、第一の表面に配置された絶
縁層の上に存在する少なくとも一つのゲート電
極、第一の表面に内設され、接触体を介して電圧
を印加可能の少なくとも一つの逆導電形の注入領
域を備えたIGFETを含む半導体装置に関する。
このようなIGFETは、西ドイツ国特許出願番
号P3103444.6号によつて既に提案されている。高
い逆電圧が加えられる上述の種類の電力用
IGFETは比較的高いオン抵抗を持つ。オン抵抗
は基板に内設され、外部電源に接続された注入領
域によつて低減される。この注入領域はゲート電
圧の上昇と共に増加するキヤリアをドレイン領域
の電流路を形成する部分に注入する。これはあた
かもドレイン領域のドーピングが増加したように
作用し、それによつてオン抵抗Ronが低減され
る。
号P3103444.6号によつて既に提案されている。高
い逆電圧が加えられる上述の種類の電力用
IGFETは比較的高いオン抵抗を持つ。オン抵抗
は基板に内設され、外部電源に接続された注入領
域によつて低減される。この注入領域はゲート電
圧の上昇と共に増加するキヤリアをドレイン領域
の電流路を形成する部分に注入する。これはあた
かもドレイン領域のドーピングが増加したように
作用し、それによつてオン抵抗Ronが低減され
る。
本発明はオン抵抗をさらに低減することを目的
とする。
とする。
本発明は、注入領域の中に注入領域より高いド
ーピングを持つ第一の導電形のエミツタ領域が内
設され、注入領域の第一の表面に露出する部分と
ドレイン領域のチヤネル領域と注入領域の間で第
一の表面に露出する部分とがゲート電極によつて
覆われ、注入領域は少なくともその表面で、
IGFETを導通するように制御する電圧において
その中にドレイン領域およびエミツタ領域を接続
するチヤネルが形成されるようにドーピングされ
ていることを特徴とする。
ーピングを持つ第一の導電形のエミツタ領域が内
設され、注入領域の第一の表面に露出する部分と
ドレイン領域のチヤネル領域と注入領域の間で第
一の表面に露出する部分とがゲート電極によつて
覆われ、注入領域は少なくともその表面で、
IGFETを導通するように制御する電圧において
その中にドレイン領域およびエミツタ領域を接続
するチヤネルが形成されるようにドーピングされ
ていることを特徴とする。
本発明を第１図ないし第３図に関連し二つの実
施例を引用して詳細に説明する。
施例を引用して詳細に説明する。
第１図に示すIGFETは基板１上に構成され、
その基板は低ドーピングの領域２と比較的高ドー
ピングの領域３を有する。領域２はIGFETに対
するドレイン領域として役立つ。、第一の表面４
の中に逆導電形ｐのチヤネル領域が平面状に内設
されている。チヤネル領域６の中には比較的高ド
ーピングの第一の導電形（n+）のソース領域７
が平面状に内設されている。ソース領域７および
チヤネル領域６はドレイン領域２と共にIGFET
Ａを形成する。
その基板は低ドーピングの領域２と比較的高ドー
ピングの領域３を有する。領域２はIGFETに対
するドレイン領域として役立つ。、第一の表面４
の中に逆導電形ｐのチヤネル領域が平面状に内設
されている。チヤネル領域６の中には比較的高ド
ーピングの第一の導電形（n+）のソース領域７
が平面状に内設されている。ソース領域７および
チヤネル領域６はドレイン領域２と共にIGFET
Ａを形成する。
IGFET Ａから横に間隔を置いて基板と逆導電
形ｐの注入領域１１が第一の表面４に配されてい
る。注入領域１１の中に第一の導電形のエミツタ
領域１２が平面状に内設されている。それは高く
ドーピングされている（n+）ことが望ましい。
さらに第一の表面４の中に比較的高ドーピングの
逆導電形のコンタクト領域１３が内設されてい
る。これは注入領域１１から横方向に間隔を置い
ているが、しかしそれとじかに並んでいてもよ
い。
形ｐの注入領域１１が第一の表面４に配されてい
る。注入領域１１の中に第一の導電形のエミツタ
領域１２が平面状に内設されている。それは高く
ドーピングされている（n+）ことが望ましい。
さらに第一の表面４の中に比較的高ドーピングの
逆導電形のコンタクト領域１３が内設されてい
る。これは注入領域１１から横方向に間隔を置い
ているが、しかしそれとじかに並んでいてもよ
い。
ソース領域７およびチヤネル領域６は両領域に
共通の電極８により接触されている。基板１の表
面４は絶縁層９によつて覆われ、その上にゲート
電極１０が配置されている。ゲート電極１０は一
方の側でチヤネル領域６の表面４に露出する部分
を、他方の側で注入領域１１の表面４に露出する
部分を覆う。コンタクト領域１３は接触体１４を
備え、それはゲート電源＋VGSおよびゲート電極
１０あるいは別の電源と接続されている。基板の
他の表面５はオーム接触電極１５によつて接続さ
れている。注入領域１１とコンタクト領域１３の
間には、破線で示された導電接続１６が内設され
ている。これは、例えば一つまたは複数の図面の
外にあり、コンタクト領域１３および注入領域１
１と同導電形の径路によつて形成することができ
る。
共通の電極８により接触されている。基板１の表
面４は絶縁層９によつて覆われ、その上にゲート
電極１０が配置されている。ゲート電極１０は一
方の側でチヤネル領域６の表面４に露出する部分
を、他方の側で注入領域１１の表面４に露出する
部分を覆う。コンタクト領域１３は接触体１４を
備え、それはゲート電源＋VGSおよびゲート電極
１０あるいは別の電源と接続されている。基板の
他の表面５はオーム接触電極１５によつて接続さ
れている。注入領域１１とコンタクト領域１３の
間には、破線で示された導電接続１６が内設され
ている。これは、例えば一つまたは複数の図面の
外にあり、コンタクト領域１３および注入領域１
１と同導電形の径路によつて形成することができ
る。
動作状態の説明のためにIGFETが正のドレイ
ンソース間電圧＋VDSに接続されたとする。正の
ゲート電圧の印加の際にはゲート電極１０の下に
蓄積層２２が、そしてチヤネル領域６の中に表面
４に接して反転層が形成される。それによつて負
のキヤリアがソース領域７からドレイン電極１５
の方へ流れる。注入領域１１は少なくとも表面４
の浅いところで、例えばチヤネル領域６と同様な
高さに充分ドーピングされているならば、注入領
域１１の中の表面４にも反転層が形成される。そ
れによつてソース接触体８からエミツタ領域１２
への導電接続が作成される。注入領域１１に接続
１６、コンタクト領域１３および接触体１４を介
して正の電位が印加されるから、エミツタ領域１
２、注入領域１１およびドレイン領域２からなる
配列はバイポーラトランジスタＢのようにふるま
い、その場合注入領域１１がベース領域を形成す
る。トランジスタＢは注入領域１１中の正の制御
電流によつて制御されるから、ドレイン領域２に
正のキヤリアを放出する。注入作用はその場合ゲ
ート電圧の上昇と共にバイポーラトランジスタＢ
の電流増幅率のために急しゆんな経過をとる。注
入領域の角がその上正のキヤリアをドレイン領域
に注入し、それが負のキヤリアの対応する濃度増
加、すなわちドーピングの見かけの増大をもたら
す結果となる。それによつてオン抵抗は低下す
る。
ンソース間電圧＋VDSに接続されたとする。正の
ゲート電圧の印加の際にはゲート電極１０の下に
蓄積層２２が、そしてチヤネル領域６の中に表面
４に接して反転層が形成される。それによつて負
のキヤリアがソース領域７からドレイン電極１５
の方へ流れる。注入領域１１は少なくとも表面４
の浅いところで、例えばチヤネル領域６と同様な
高さに充分ドーピングされているならば、注入領
域１１の中の表面４にも反転層が形成される。そ
れによつてソース接触体８からエミツタ領域１２
への導電接続が作成される。注入領域１１に接続
１６、コンタクト領域１３および接触体１４を介
して正の電位が印加されるから、エミツタ領域１
２、注入領域１１およびドレイン領域２からなる
配列はバイポーラトランジスタＢのようにふるま
い、その場合注入領域１１がベース領域を形成す
る。トランジスタＢは注入領域１１中の正の制御
電流によつて制御されるから、ドレイン領域２に
正のキヤリアを放出する。注入作用はその場合ゲ
ート電圧の上昇と共にバイポーラトランジスタＢ
の電流増幅率のために急しゆんな経過をとる。注
入領域の角がその上正のキヤリアをドレイン領域
に注入し、それが負のキヤリアの対応する濃度増
加、すなわちドーピングの見かけの増大をもたら
す結果となる。それによつてオン抵抗は低下す
る。
第１図に示す装置においては、ゲート電源にバ
イポーラトランジスタＢの制御電流が負荷とな
る。これは多くの目的に対して望ましくない。第
２図には、バイポーラトランジスタＢに対する制
御電流がゲート電源ではなくてドレイン−ソース
間電圧源から引き出される装置が示されている。
第１図と同一または同じ機能の部分には同じ符号
が付されている。
イポーラトランジスタＢの制御電流が負荷とな
る。これは多くの目的に対して望ましくない。第
２図には、バイポーラトランジスタＢに対する制
御電流がゲート電源ではなくてドレイン−ソース
間電圧源から引き出される装置が示されている。
第１図と同一または同じ機能の部分には同じ符号
が付されている。
第１図による装置において用いられた領域に付
加して第２図による装置には、チヤネル領域１８
（ｐドーピング）およびソース領域１９（n+ドー
ピング）を有する補助FET Ｃが集積されてい
る。ソース領域１９およびチヤネル領域１８は接
触体２０によつて電気的に相互に接続されてい
る。この接触体は接続されておらず、従つて補助
FET Ｃの電位は電位＋VDSと大地電位の間にド
リフトする。補助FET Ｃは表面に対して絶縁さ
れたゲート電極１７を有し、それはチヤネル領域
１８の表面に露出する部分を覆う。ゲート電極１
７はコンタクト領域１３および注入領域１１の表
面に露出する部分も覆う。しかしこれは不可欠で
はない。この装置はしかし、チヤネル領域６，１
８および注入領域１１ならびにソース領域７，１
９およびエミツタ領域１２が同一工程により例え
ばイオン注入によつて製作されるときに利点を持
つ。そのためにはゲート電極１０および１７はｎ
形の多結晶シリコンから作成され、上述の領域に
対する注入マスクを形成する。ゲート電極１０お
よび１７は電気的に互に接続されるかあるいは唯
一のゲート電極を形成することが有効である。
加して第２図による装置には、チヤネル領域１８
（ｐドーピング）およびソース領域１９（n+ドー
ピング）を有する補助FET Ｃが集積されてい
る。ソース領域１９およびチヤネル領域１８は接
触体２０によつて電気的に相互に接続されてい
る。この接触体は接続されておらず、従つて補助
FET Ｃの電位は電位＋VDSと大地電位の間にド
リフトする。補助FET Ｃは表面に対して絶縁さ
れたゲート電極１７を有し、それはチヤネル領域
１８の表面に露出する部分を覆う。ゲート電極１
７はコンタクト領域１３および注入領域１１の表
面に露出する部分も覆う。しかしこれは不可欠で
はない。この装置はしかし、チヤネル領域６，１
８および注入領域１１ならびにソース領域７，１
９およびエミツタ領域１２が同一工程により例え
ばイオン注入によつて製作されるときに利点を持
つ。そのためにはゲート電極１０および１７はｎ
形の多結晶シリコンから作成され、上述の領域に
対する注入マスクを形成する。ゲート電極１０お
よび１７は電気的に互に接続されるかあるいは唯
一のゲート電極を形成することが有効である。
正のゲート−ソース間電圧を印加した場合、
IGFET Ａはオフになり、負のキヤリアがドレイ
ン電極１５に向けて流れる。同時に第１図に関し
て述べたようにエミツタ領域１２がソース接触体
８と電気的に接続される。IGFET Ａの導通の同
時に、蓄積層２４とチヤネル領域１８の範囲の表
面４の対応する反転層の形成のもとに捕助FET
Ｃも導通するように制御される。それは同様にド
レイン電極１５に向けて負のキヤリアを放出す
る。それによつてドレイン電極１５と補助FET
Ｃのソース領域９の間のオーム性の接続ができ上
がる。それと共に接触体２０を介してチヤネル領
域１８は正の電位にある。チヤネル領域１８は、
破線で示されたオーム性接続２１を介してコンタ
クト領域１３と接続されている。オーム性接続２
１はオーム性接続１６と同様に同じ導電形の図面
の外に存在する経路を通じて形成される。導電接
続１６はそのときバイポーラトランジスタＢも導
通状態に制御し、第１図に関して述べられたよう
に負のキヤリアを放出する。注入領域の角は同時
に正のキヤリアを電流路に注入する。それにより
IGFETのオン抵抗が著しく低減される。
IGFET Ａはオフになり、負のキヤリアがドレイ
ン電極１５に向けて流れる。同時に第１図に関し
て述べたようにエミツタ領域１２がソース接触体
８と電気的に接続される。IGFET Ａの導通の同
時に、蓄積層２４とチヤネル領域１８の範囲の表
面４の対応する反転層の形成のもとに捕助FET
Ｃも導通するように制御される。それは同様にド
レイン電極１５に向けて負のキヤリアを放出す
る。それによつてドレイン電極１５と補助FET
Ｃのソース領域９の間のオーム性の接続ができ上
がる。それと共に接触体２０を介してチヤネル領
域１８は正の電位にある。チヤネル領域１８は、
破線で示されたオーム性接続２１を介してコンタ
クト領域１３と接続されている。オーム性接続２
１はオーム性接続１６と同様に同じ導電形の図面
の外に存在する経路を通じて形成される。導電接
続１６はそのときバイポーラトランジスタＢも導
通状態に制御し、第１図に関して述べられたよう
に負のキヤリアを放出する。注入領域の角は同時
に正のキヤリアを電流路に注入する。それにより
IGFETのオン抵抗が著しく低減される。
コンタクト領域１３はチヤネル領域１８と注入
領域１１の間のオーム性接続に対してそれ自身な
くてもすむ。しかしそれは、補助FET Ｃを
IGFET Ａから電気的に減結合するのに役立つ。
なぜならコンタクト領域１３がなければ表面４に
通り抜ける反転層が形成されるからである。それ
によつて補助FET ＣはIGFET Ａと電気的に並
列接続されることになる。蓄積層２２および２４
の電気的な分離のためにコンタクト領域１３をバ
イポーラトランジスタＢと補助FET Ｃの間に配
置する。それはゲート電極１７の下のその表面に
反転が起らないほど高くドーピングされていなけ
ればならない。コンタクト領域１３の表面でのド
ーピングとしては、例えば1015〜1020原子／cm2に
調整されるとよい。それに対しチヤネル領域およ
び注入領域は基板の表面で、例えば1016〜1017原
子／cm2のドーピングを持つ。
領域１１の間のオーム性接続に対してそれ自身な
くてもすむ。しかしそれは、補助FET Ｃを
IGFET Ａから電気的に減結合するのに役立つ。
なぜならコンタクト領域１３がなければ表面４に
通り抜ける反転層が形成されるからである。それ
によつて補助FET ＣはIGFET Ａと電気的に並
列接続されることになる。蓄積層２２および２４
の電気的な分離のためにコンタクト領域１３をバ
イポーラトランジスタＢと補助FET Ｃの間に配
置する。それはゲート電極１７の下のその表面に
反転が起らないほど高くドーピングされていなけ
ればならない。コンタクト領域１３の表面でのド
ーピングとしては、例えば1015〜1020原子／cm2に
調整されるとよい。それに対しチヤネル領域およ
び注入領域は基板の表面で、例えば1016〜1017原
子／cm2のドーピングを持つ。
より高い電流に対しては、第２図に示す素子の
多数を持つ集積装置を構成することがすすめられ
る。そのような装置が第３図に示されている。そ
れは複数の網目状に配置されたIGFET Ａ、複数
のバイポーラトランジスタＢおよび例えば補助
FET Ｃを有する。補助FETをIGFET素子Ａか
ら電気的に分離するために、コンタクト領域１３
が補助FET Ｃをすべての側で横方向の間隔を置
いて囲む。第２図に破線で示した電気的接続１６
および２１はこの場合は表面に内設された基板と
逆導電形の径路として図示されている。なおより
高い負荷に対しては、第３図に示された配列をよ
り大きな基板上にさらにいくつも網目状に配置す
ることが可能である。
多数を持つ集積装置を構成することがすすめられ
る。そのような装置が第３図に示されている。そ
れは複数の網目状に配置されたIGFET Ａ、複数
のバイポーラトランジスタＢおよび例えば補助
FET Ｃを有する。補助FETをIGFET素子Ａか
ら電気的に分離するために、コンタクト領域１３
が補助FET Ｃをすべての側で横方向の間隔を置
いて囲む。第２図に破線で示した電気的接続１６
および２１はこの場合は表面に内設された基板と
逆導電形の径路として図示されている。なおより
高い負荷に対しては、第３図に示された配列をよ
り大きな基板上にさらにいくつも網目状に配置す
ることが可能である。
高逆耐圧用の電力用MOSFETのオン抵抗Ron
は比較的高い。オン抵抗は外部電源に接続可能の
注入領域を基板中に配置することによつて低減で
きる。本発明はさらに注入領域中にそれと逆導電
形のエミツタ領域を形成し、エミツタ領域、注入
領域およびFETのドレイン領域からなるバイポ
ーラトランジスタがFETのゲート電極を介して
ゲート電圧の上昇によりオン状態となり、キヤリ
アを電流路に放出するようにしたものである。そ
れによつてあたかも基板のドーピングが増大した
ようになつてオン抵抗はさらに低下する。
は比較的高い。オン抵抗は外部電源に接続可能の
注入領域を基板中に配置することによつて低減で
きる。本発明はさらに注入領域中にそれと逆導電
形のエミツタ領域を形成し、エミツタ領域、注入
領域およびFETのドレイン領域からなるバイポ
ーラトランジスタがFETのゲート電極を介して
ゲート電圧の上昇によりオン状態となり、キヤリ
アを電流路に放出するようにしたものである。そ
れによつてあたかも基板のドーピングが増大した
ようになつてオン抵抗はさらに低下する。
第１図は本発明の一実施例の要部断面図、第２
図は別の実施例の要部断面図、第３図は第２図に
示した実施例によるIGFETおよび注入領域を多
数網目状に配置した集積半導体装置の実施例の平
面図である。 １……半導体基板、２……ドレイン領域、４…
…基板の第一の表面、５……基板の第二の表面、
６，１８，１９……チヤネル領域、７……ソース
領域、１０……ゲート電極、１１……注入領域、
１２……エミツタ領域、１３……コンタクト領
域、１６……電流径路。
図は別の実施例の要部断面図、第３図は第２図に
示した実施例によるIGFETおよび注入領域を多
数網目状に配置した集積半導体装置の実施例の平
面図である。 １……半導体基板、２……ドレイン領域、４…
…基板の第一の表面、５……基板の第二の表面、
６，１８，１９……チヤネル領域、７……ソース
領域、１０……ゲート電極、１１……注入領域、
１２……エミツタ領域、１３……コンタクト領
域、１６……電流径路。
Claims (1)
- 【特許請求の範囲】 １ 第一の導電形の基板、基板の第一の表面に平
面状に内設された少なくとも一つの逆導電形のチ
ヤネル領域およびチヤネル領域に平面状に内設さ
れた第一の導電形のソース領域、第一の表面に隣
接するドレイン領域、第一の表面に配置された絶
縁層の上に存在する少なくとも一つのゲート電
極、第一の表面に内設され、接触体を介して電圧
を印加可能の少なくとも一つの逆導電形の注入領
域を備えたIGFETを含むものにおいて、注入領
域中に注入領域より高いドーピングを持つ第一の
導電形のエミツタ領域が内設され、注入領域の第
一の表面に露出する部分とドレイン領域のチヤネ
ル領域と注入領域の間で第一の表面に露出する部
分とがゲート電極によつて覆われ、注入領域は少
なくともその表面で、IGFETを導通するように
制御する電圧においてその中にドレイン電極およ
びエミツタ領域を接続するチヤネルが形成される
ようにドーピングされたことを特徴とする半導体
装置。 ２ 特許請求の範囲第１項記載の装置において、
注入領域が第一の表面に平面状に内設された逆導
電形のコンタクト領域を介して電源に接続可能で
あることを特徴とする半導体装置。 ３ 特許請求の範囲第２項記載の装置において、
注入領域が第一の表面に内設され、注入領域と同
一導電形を持つ径路によつて電気的に接続された
ことを特徴とする半導体装置。 ４ 特許請求の範囲第３項記載の装置において、
コンタクト領域が基板に配置された補助FETの
チヤネル領域と電気的に接続され、該補助FET
のソースおよびチヤネル領域は接触体を通じて相
互に接続されたことを特徴とする半導体装置。 ５ 特許請求の範囲第４項記載の装置において、
コンタクト領域が補助FETのチヤネル領域と、
第一の表面に内設され、コンタクト領域と同一導
電形を持つ径路を通じて電気的に接続されたこと
を特徴とする半導体装置。 ６ 特許請求の範囲第４項または第５項に記載の
装置において、補助FETがIGFETと共通のゲー
ト電極を有し、コンタクト領域はゲート電極の下
に形成される蓄積層が注入領域と補助FETの間
で完全に中断されるように補助FETと注入領域
の間に配置され、かつそのように高くドーピング
されたことを特徴とする半導体装置。 ７ 特許請求の範囲第４項ないし第６項のいずれ
かに記載の装置において、IGFET、注入領域お
よび補助FETが基板上に多数網目状に配置され、
各補助FETは注入領域により横方向において囲
まれたことを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19823224642 DE3224642A1 (de) | 1982-07-01 | 1982-07-01 | Igfet mit injektorzone |
| DE3224642.0 | 1982-07-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5921070A JPS5921070A (ja) | 1984-02-02 |
| JPH0362027B2 true JPH0362027B2 (ja) | 1991-09-24 |
Family
ID=6167372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119472A Granted JPS5921070A (ja) | 1982-07-01 | 1983-06-30 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4543596A (ja) |
| EP (1) | EP0098496A1 (ja) |
| JP (1) | JPS5921070A (ja) |
| DE (1) | DE3224642A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2537780A1 (fr) * | 1982-12-08 | 1984-06-15 | Radiotechnique Compelec | Dispositif mos fet de puissance a structure plane multicellulaire |
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