JPH02303069A - ターンオフ可能な両方向半導体素子 - Google Patents
ターンオフ可能な両方向半導体素子Info
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- JPH02303069A JPH02303069A JP2109939A JP10993990A JPH02303069A JP H02303069 A JPH02303069 A JP H02303069A JP 2109939 A JP2109939 A JP 2109939A JP 10993990 A JP10993990 A JP 10993990A JP H02303069 A JPH02303069 A JP H02303069A
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- Japan
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/80—Bidirectional devices, e.g. triacs
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はパワーエレクロトニクス、特に、（ａ）２つの
主面によって境界がつけられており、そして主面間に複
数の異なってドープされた層を有する半導体基板、 （ｂ）第１の主面上の第１の主端子に接続された第１の
主電極、 （ｃ）第２の主面上の第２の主端子に接続された第２の
主電極、 （ｄ）半導体基板の内部にある第１のベース層、（ｅ）
第１の主電極の下において、半導体基板に第１の主面か
ら半導体基板に突出し、且つ第１の主電極に接続されて
いる幾つかの第１のエミッタ領域、（ｆ）第２の主電極
の下において、半導体基板に第２の主面から半導体基板
に突出し、且つ第２の主電極に接続されている幾つかの
第２のエミッタ領域、（（至）ＭＯＳＦＥＴによって制
御され、第１のエミッタ領域を短絡する第１の短絡回路
、及び （社）ＭＯＳＦＥＴによって制御され、第２のエミッタ
領域を短絡する第２の短絡回路、 から成るターンオフ可能な両方向半導体素子に関する。
主面によって境界がつけられており、そして主面間に複
数の異なってドープされた層を有する半導体基板、 （ｂ）第１の主面上の第１の主端子に接続された第１の
主電極、 （ｃ）第２の主面上の第２の主端子に接続された第２の
主電極、 （ｄ）半導体基板の内部にある第１のベース層、（ｅ）
第１の主電極の下において、半導体基板に第１の主面か
ら半導体基板に突出し、且つ第１の主電極に接続されて
いる幾つかの第１のエミッタ領域、（ｆ）第２の主電極
の下において、半導体基板に第２の主面から半導体基板
に突出し、且つ第２の主電極に接続されている幾つかの
第２のエミッタ領域、（（至）ＭＯＳＦＥＴによって制
御され、第１のエミッタ領域を短絡する第１の短絡回路
、及び （社）ＭＯＳＦＥＴによって制御され、第２のエミッタ
領域を短絡する第２の短絡回路、 から成るターンオフ可能な両方向半導体素子に関する。
このような素子は例えば、εＦ−８１−０．１１１．８
０４によって知られている。
０４によって知られている。
（従来技術）
最新のパワー半導体素子は、変換素子の標準化によって
、設計費用や製造コストを下げるという要求に適合して
いなければならない。（この関係。
、設計費用や製造コストを下げるという要求に適合して
いなければならない。（この関係。
では、Ｔ、 Ａ、 Ｌｉｐｏ、 ［ＥＢＥ Ｔｒａｎｓ
、パワーエレクトロニクス、Ｖｏｌ、３． Ｎｏ、２
（１９８８）、１０５−１７７ 頁を参照）このための
必須要件はターンオフ可能なパワー半導体（例えば、Ｇ
ＴＯ）の制御における単純化である。例えば、一方では
低パワー範囲でのＭＤＳパワートランジスタの場合に慣
れているが、他方では、スイッチのバイポーラの性質は
あきらめることができない。何故なら、この方法におい
て、高電圧（ｌｋｖ以上〉にたいする素子の場合もっと
もなフレームワーク内に導通状態でのパワー損失が残る
からである。
、パワーエレクトロニクス、Ｖｏｌ、３． Ｎｏ、２
（１９８８）、１０５−１７７ 頁を参照）このための
必須要件はターンオフ可能なパワー半導体（例えば、Ｇ
ＴＯ）の制御における単純化である。例えば、一方では
低パワー範囲でのＭＤＳパワートランジスタの場合に慣
れているが、他方では、スイッチのバイポーラの性質は
あきらめることができない。何故なら、この方法におい
て、高電圧（ｌｋｖ以上〉にたいする素子の場合もっと
もなフレームワーク内に導通状態でのパワー損失が残る
からである。
バイポーラの導通メカニズムをＭＯ３制御と結合してい
るパワー半導体がこ９問題を解決するために開発された
。絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）−こ
れはｒｌＧＲ（Ｉｓｏｒａｔｅｄ Ｇａｔｅ Ｒｅｃｔ
ｉ−ｆｉｅｄ） Ｊのタイトルで、Ｂ、Ｊ、 Ｂａｌ
ｉｇａ他により１ＥＥ６Ｉｎｔ、 ε１ｅｃｔｒｏｎ
Ｄｅｗ、 Ｍｅｅｔ、 Ｔｅｃｈｎ、 ロｉ
ｇ、（１９８８）２６４−２６７頁に掲載されたーはす
でに商業上利用可能である８１ＭＯ３（バイポーラＭＯ
Ｓ）素子の新しいクラスの代表である。
るパワー半導体がこ９問題を解決するために開発された
。絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）−こ
れはｒｌＧＲ（Ｉｓｏｒａｔｅｄ Ｇａｔｅ Ｒｅｃｔ
ｉ−ｆｉｅｄ） Ｊのタイトルで、Ｂ、Ｊ、 Ｂａｌ
ｉｇａ他により１ＥＥ６Ｉｎｔ、 ε１ｅｃｔｒｏｎ
Ｄｅｗ、 Ｍｅｅｔ、 Ｔｅｃｈｎ、 ロｉ
ｇ、（１９８８）２６４−２６７頁に掲載されたーはす
でに商業上利用可能である８１ＭＯ３（バイポーラＭＯ
Ｓ）素子の新しいクラスの代表である。
ＩＧＢＴ（ｒＧＲ）はパワーＭＯＦＥＴと同様制御する
のが簡単である。しかし５００ｖ以上の電圧に対するＯ
Ｎ抵抗に関しては、明らかに後者より優れている。
のが簡単である。しかし５００ｖ以上の電圧に対するＯ
Ｎ抵抗に関しては、明らかに後者より優れている。
ＩＧＢＴの場合、バイポーラ構造のベース電流は集積Ｍ
ＤＳＦεＴにより制御される。これは限られた範囲まで
ベース抵抗の調整をする。ＩＧＢＴに対する最大限可能
なブロッキング電圧は現在は１００ＯＶ或いはそれより
少し高い程度である。大きなＯＮ抵抗のために、問題に
遭遇することなく、より高いブロッキング電圧を実行す
ることは可能ではない。
ＤＳＦεＴにより制御される。これは限られた範囲まで
ベース抵抗の調整をする。ＩＧＢＴに対する最大限可能
なブロッキング電圧は現在は１００ＯＶ或いはそれより
少し高い程度である。大きなＯＮ抵抗のために、問題に
遭遇することなく、より高いブロッキング電圧を実行す
ることは可能ではない。
他方、より高い電圧を可能にするものはサイリスタ構造
である。サイリスク構造にふいては、カソード短絡回路
がＭＯＳゲートによってスイッチ可能となる。このＭＯ
３制御サイリスク（ＭＣＴ＞ は、例えば、Ｖ、Ａ、に
、 ＴｅｍｐｌｅによりＩＢＥＥ Ｔｒａｎｓ、ε１ｅ
ｃｔｒｏｎ Ｄｅｖ、 、ＨＤ−３３（１９８６）、１
６０９−１６１８頁に記載されている。
である。サイリスク構造にふいては、カソード短絡回路
がＭＯＳゲートによってスイッチ可能となる。このＭＯ
３制御サイリスク（ＭＣＴ＞ は、例えば、Ｖ、Ａ、に
、 ＴｅｍｐｌｅによりＩＢＥＥ Ｔｒａｎｓ、ε１ｅ
ｃｔｒｏｎ Ｄｅｖ、 、ＨＤ−３３（１９８６）、１
６０９−１６１８頁に記載されている。
ＭＣＴは単一のＭＯＳゲート（正或いは負のポテンシャ
ルの制御）によってターンオン及びターンオフが可能な
ように設計される。他方、この素子は非対称構造である
ので、１方向のみの電流を流し或いは阻止することがで
きる。
ルの制御）によってターンオン及びターンオフが可能な
ように設計される。他方、この素子は非対称構造である
ので、１方向のみの電流を流し或いは阻止することがで
きる。
しかしながら、最新のコンバータコンセプト（Ｔ、 Ａ
、 Ｌｉｐｏによって述べられているマトリックスコン
バータのコンセプト）は両方向に導通し或いは阻止する
ことができる素子を持つことである。
、 Ｌｉｐｏによって述べられているマトリックスコン
バータのコンセプト）は両方向に導通し或いは阻止する
ことができる素子を持つことである。
両方向のＩＧＲは既に初めに述べたＢＰ−８１−０，１
１１゜８０４において詳細に記載されている。しかしな
がら、ＩＧＲとしてこの公知の両方向素子は前述の１方
向ＩＧＨの阻止電圧に関しては同制限を受ける。
１１゜８０４において詳細に記載されている。しかしな
がら、ＩＧＲとしてこの公知の両方向素子は前述の１方
向ＩＧＨの阻止電圧に関しては同制限を受ける。
（発明の解決すべき課題）
したがって、本発明の目的はターンオフ可能な新規な両
方向半導体素子を提供することである。
方向半導体素子を提供することである。
そしてこの半導体素子は、簡単な手段により制御され、
且つ非常に高い阻止電圧用に設計し得るものである。
且つ非常に高い阻止電圧用に設計し得るものである。
（課題を解決するための手段）
本発明の目的は初めに述べたタイプの素子において、
（ｉ）！１と第２のエミッタ領域は第１のベース層と同
じ極性のドーピングを有しており、 （９）第１のエミッタ領域が突出しいる反対極性でドー
プされた第２のベース層は第１のベース層と第１のエミ
ッタ領域間に配置されており、（１）第２のエミッタ領
域が突出している反対極性でドープされた第３のベース
層は第１のベース層と第２のエミッタ領域間に配列され
ており、（ｍ）第１のベース層が第２のベース層の領域
にある第２の主面に、そして第３のベース層の領域にあ
る第１の主面にくるように、第２及び第３のベース層が
横に境界ずけられており、そして、（ｎ）他のエミッタ
は第１のベース層とそれに関連する主電極の間に配置さ
れ、そしてエミッタはそれぞれの場合、第２と第３のベ
ース層と同じ極性でドープされ、第２と第３のベース層
と反対極性でドープされることによって達成される。
じ極性のドーピングを有しており、 （９）第１のエミッタ領域が突出しいる反対極性でドー
プされた第２のベース層は第１のベース層と第１のエミ
ッタ領域間に配置されており、（１）第２のエミッタ領
域が突出している反対極性でドープされた第３のベース
層は第１のベース層と第２のエミッタ領域間に配列され
ており、（ｍ）第１のベース層が第２のベース層の領域
にある第２の主面に、そして第３のベース層の領域にあ
る第１の主面にくるように、第２及び第３のベース層が
横に境界ずけられており、そして、（ｎ）他のエミッタ
は第１のベース層とそれに関連する主電極の間に配置さ
れ、そしてエミッタはそれぞれの場合、第２と第３のベ
ース層と同じ極性でドープされ、第２と第３のベース層
と反対極性でドープされることによって達成される。
即ち、それ自体公知のトライアックの概念から出発して
、素子の両側にあるｎ型エミッタはＭＯＳＦＥＴによっ
てターンオン及びターンオフされるエミッタ短絡回路を
伴っている。これらの短絡回路のスイッチイングは電子
放射を阻止し、そしてターンオフされる対応しているｐ
−ｎ−ｐ−ｎ構造を導（。
、素子の両側にあるｎ型エミッタはＭＯＳＦＥＴによっ
てターンオン及びターンオフされるエミッタ短絡回路を
伴っている。これらの短絡回路のスイッチイングは電子
放射を阻止し、そしてターンオフされる対応しているｐ
−ｎ−ｐ−ｎ構造を導（。
スイッチできる短絡回路が素子の両側に配置されている
ので、半導体スイッチはその時の電流の方向とは無関係
にスイッチオフされる。
ので、半導体スイッチはその時の電流の方向とは無関係
にスイッチオフされる。
本発明のより完全な理解とその多くの利点が以下の詳細
な説明と図面を参照して容易に得られるであろう。
な説明と図面を参照して容易に得られるであろう。
（実施例）
図面を通して同−或いは対応している部分は同じ参照番
号が付しである。第１図には、本発明による素子の第１
の実施例が示されている。
号が付しである。第１図には、本発明による素子の第１
の実施例が示されている。
半導体基板２０（一般的にはＳｌで作られている）は２
つの平行な主面２９と３０の間にそれぞれｎドープされ
たｎ型ベース層７と１１によって、それぞれの場合上下
に隣接されている中央のｎドープされたｎ型ベース層９
を有している。
つの平行な主面２９と３０の間にそれぞれｎドープされ
たｎ型ベース層７と１１によって、それぞれの場合上下
に隣接されている中央のｎドープされたｎ型ベース層９
を有している。
ｎ型ベース層７と１１は、ｎ型ベース層９が第１の主面
２９に向かってｎ型ベース層１１と反対側に、そして第
２の主面３０に向かってｎ型ベース層７と反対側に広が
っている、というように側面に境界が設けられている。
２９に向かってｎ型ベース層１１と反対側に、そして第
２の主面３０に向かってｎ型ベース層７と反対側に広が
っている、というように側面に境界が設けられている。
広がっている領域には、各々の主面２９又は３０からｎ
型ベース層９にｎ型ベース層１１の反対側にｐｏがドー
プされたｐ型エミフタ層８とｎ型ベース層７の反対側に
ｐｏがドープされたｐ型エミッタ層１０がはめ込まれて
いる。
型ベース層９にｎ型ベース層１１の反対側にｐｏがドー
プされたｐ型エミフタ層８とｎ型ベース層７の反対側に
ｐｏがドープされたｐ型エミッタ層１０がはめ込まれて
いる。
それぞれｎ“がドープされたｎ型エミッタ領域４又は１
２が表面からｎ型ベース層７又は１１へ突き出しており
、ＭＯＳ制御された短絡回路を備えている。これらの短
絡回路の各々はｐｏ ドープされたｐ型ソース領域５又
は１３、ｎドープされたｎチャネル領域６又は１４、ｎ
型ベース層７又は１１及び絶縁ゲート電極３又は１６か
ら構成されている。
２が表面からｎ型ベース層７又は１１へ突き出しており
、ＭＯＳ制御された短絡回路を備えている。これらの短
絡回路の各々はｐｏ ドープされたｐ型ソース領域５又
は１３、ｎドープされたｎチャネル領域６又は１４、ｎ
型ベース層７又は１１及び絶縁ゲート電極３又は１６か
ら構成されている。
ｎ型エミッタ領域４又は１２とｐ型エミッタ層８又は１
０は金属コーティング（例えば、＾ｌ）によって主面２
９又は３０につけられている主電極１又は１７によって
接続されており、そしてゲート絶縁２又は１５によって
、その下にあるゲート電極３又は１６から電気的に絶縁
されている。
０は金属コーティング（例えば、＾ｌ）によって主面２
９又は３０につけられている主電極１又は１７によって
接続されており、そしてゲート絶縁２又は１５によって
、その下にあるゲート電極３又は１６から電気的に絶縁
されている。
特別なゲート金属コーティング１８又は１９はその下に
あるｎ型ベース層７又は１１に直接接触しており、点弧
のために主面２９又は３０上に主電極１又は１７の隣に
配置されている。
あるｎ型ベース層７又は１１に直接接触しており、点弧
のために主面２９又は３０上に主電極１又は１７の隣に
配置されている。
各ゲート金属コーティング１８又は１９は対応する点弧
ゲー）ＺＧＩ又は２Ｇ２に接続され、各ゲート電極３又
は１６は対応するターンオフゲートＴＯＧＩ又はＴＯＧ
２に接続され、そして各主電極１又は１７は主端子ＨＡ
Ｉ又はＨＡ２に接続されている。
ゲー）ＺＧＩ又は２Ｇ２に接続され、各ゲート電極３又
は１６は対応するターンオフゲートＴＯＧＩ又はＴＯＧ
２に接続され、そして各主電極１又は１７は主端子ＨＡ
Ｉ又はＨＡ２に接続されている。
第１図の素子は、従来型の点弧ゲー）ＺＧＩ又は２Ｇ２
によって両方向に点弧され、そしてｎ型エミッタ領域４
又は１２でＭＯＳ制御された短絡回路をターンオンする
ことによりターンオフされる。第２図に、この素子の電
圧Ｕによる電流Ｊに対する特性が示され、そしてこの特
性は従来のトライアックの電流−電圧特性と一致してい
る。
によって両方向に点弧され、そしてｎ型エミッタ領域４
又は１２でＭＯＳ制御された短絡回路をターンオンする
ことによりターンオフされる。第２図に、この素子の電
圧Ｕによる電流Ｊに対する特性が示され、そしてこの特
性は従来のトライアックの電流−電圧特性と一致してい
る。
本発明による従来のように点弧する素子の実施例即ち第
１図の変形が第３図に示されている。ここで、垂直に配
置されたゲート電極（殆どがポリＳ１から作られる）を
有する垂直ＭＯ３ＦＥＴがＭＯＳ制御される短絡回路に
用いられる。
１図の変形が第３図に示されている。ここで、垂直に配
置されたゲート電極（殆どがポリＳ１から作られる）を
有する垂直ＭＯ３ＦＥＴがＭＯＳ制御される短絡回路に
用いられる。
この垂直ＭＯ３構造は面積単位のチャネル抵抗（ｎチャ
ネル領域６又は１４の導通ｐチャネル）に関して利点を
与える。この抵抗が小さければ小さい程、ターンオフさ
れる最大電流密度が高くなる。更に、例えば主電極１と
１７が完全な平面状になされているために、この素子の
パフケージングが容易に行われる。
ネル領域６又は１４の導通ｐチャネル）に関して利点を
与える。この抵抗が小さければ小さい程、ターンオフさ
れる最大電流密度が高くなる。更に、例えば主電極１と
１７が完全な平面状になされているために、この素子の
パフケージングが容易に行われる。
本発明による素子の他の好ましい実施例が第４図に示さ
れている。ｎ型ベース層９、ｐ型ベース層７と１１及び
ＭＯ３制御短絡回路を伴うｎ型エミッタ領域４と１２が
第１図の素子のそれと比較できるように配列されている
。
れている。ｎ型ベース層９、ｐ型ベース層７と１１及び
ＭＯ３制御短絡回路を伴うｎ型エミッタ領域４と１２が
第１図の素子のそれと比較できるように配列されている
。
点弧の形式において、次の相違がみられる。即ち、第１
図と第３図の場合、点弧は通常の点弧ゲ−）ＺＧＩと２
Ｇ２によって、従来のように行われる。
図と第３図の場合、点弧は通常の点弧ゲ−）ＺＧＩと２
Ｇ２によって、従来のように行われる。
第４図による素子の場合は、点弧のためにｎ型ベース層
９が表面まで広がっている領域に、付加的ＩＧＢＴセル
２４と２５がｎ型ベース層９が広がり、表面に至る領域
に設けられてふり、それらはｎ型エミッタ４又は１２の
短絡回路と同様のゲート電極３又は１６によって制御さ
れる。ゲート電極３又は１６はターンオン／オフゲート
ＴＧＩ又はＴｅ３に接続され、そしてそれらはＴＧＩ又
はＴｅ３は素子をターンオン及びターンオフするために
必要である。
９が表面まで広がっている領域に、付加的ＩＧＢＴセル
２４と２５がｎ型ベース層９が広がり、表面に至る領域
に設けられてふり、それらはｎ型エミッタ４又は１２の
短絡回路と同様のゲート電極３又は１６によって制御さ
れる。ゲート電極３又は１６はターンオン／オフゲート
ＴＧＩ又はＴｅ３に接続され、そしてそれらはＴＧＩ又
はＴｅ３は素子をターンオン及びターンオフするために
必要である。
ＩＧＢＴセル２４又は２５の各々はｎ＋がドープされた
ｎ型ソース領域２２又は２７、ｐがドープされたｐ型チ
ャネル領域２３又は２８、ｎ型ベース層９及び広がった
ゲート電極３又は１６と同様にｐ゛がドープされたｎ型
エミッタ領域２１又は２６から成っており、そしてｎ型
エミッタ領域２１又は２６は各主電極１又は１７に接続
されている。
ｎ型ソース領域２２又は２７、ｐがドープされたｐ型チ
ャネル領域２３又は２８、ｎ型ベース層９及び広がった
ゲート電極３又は１６と同様にｐ゛がドープされたｎ型
エミッタ領域２１又は２６から成っており、そしてｎ型
エミッタ領域２１又は２６は各主電極１又は１７に接続
されている。
１つの素子にあるＭＣＴとＩＧＢＴセルの組合せ及びそ
れらがＭＯＳゲート制御されることにとって、サイリス
タは両方向にターンオフとターンオンされる。
れらがＭＯＳゲート制御されることにとって、サイリス
タは両方向にターンオフとターンオンされる。
この目的のために、主電極１はカソードとして接地され
ていると仮定する。それと対応して、主電極２はアノー
ドとして正の電位を有している。
ていると仮定する。それと対応して、主電極２はアノー
ドとして正の電位を有している。
第２のターンオン／オフデー） ７６２点のゲート／ア
ノード電位はＯｖとなるので、逆チャネルはこの素子の
一方の側（下側）（ｎ型チャネル領域又はｐ型チャネル
領域２８のいずれか一方）には存在しない。また同様の
ことは素子の他の側（上側）に対して堅持すべきである
。更に、この動作モードではサイリスクがブロックする
のは当然である。
ノード電位はＯｖとなるので、逆チャネルはこの素子の
一方の側（下側）（ｎ型チャネル領域又はｐ型チャネル
領域２８のいずれか一方）には存在しない。また同様の
ことは素子の他の側（上側）に対して堅持すべきである
。更に、この動作モードではサイリスクがブロックする
のは当然である。
第１のターンオン／オフデー）ＴＧＩに正のゲート／ア
ノード電位を与えることによって、第１のｒＧＢＴセル
２４のｎチャネルは導通し、そして電子はｎ型ベース層
９に通る。従って、（下の）アノード側のｐ型エミッタ
領域はこれらの領域に正孔を放出し始める。このように
して、サイリスタは点弧される。
ノード電位を与えることによって、第１のｒＧＢＴセル
２４のｎチャネルは導通し、そして電子はｎ型ベース層
９に通る。従って、（下の）アノード側のｐ型エミッタ
領域はこれらの領域に正孔を放出し始める。このように
して、サイリスタは点弧される。
ターンオフは種々の方法で達成される。
ターンオフの第１の型では、負の電位がカソード側（タ
ーンオン／オフゲートＴＧＩ ）のゲートに与えられる
ので、ｎチャネル領域６におけるｐチャネルが導通し、
従って、ｎ型エミッタ領域４は短絡される。カソードと
して定められている側のＩＧＢＴセル２４はこの負の電
位の場合には励起されない。ｎ型ベース層９が半導体基
板２００力ソード側表面に接している領域は負のゲート
電位の場合には逆の状態にある。ＩＧＢＴセル２４とｎ
型ベース層７のｎ型エミッタ領域２１はこのｐ型導通逆
転層によって導電的に接続される。その結果、半導体基
板２０−ゲート絶縁２インターフエイスには高いフィー
ルドはない。
ーンオン／オフゲートＴＧＩ ）のゲートに与えられる
ので、ｎチャネル領域６におけるｐチャネルが導通し、
従って、ｎ型エミッタ領域４は短絡される。カソードと
して定められている側のＩＧＢＴセル２４はこの負の電
位の場合には励起されない。ｎ型ベース層９が半導体基
板２００力ソード側表面に接している領域は負のゲート
電位の場合には逆の状態にある。ＩＧＢＴセル２４とｎ
型ベース層７のｎ型エミッタ領域２１はこのｐ型導通逆
転層によって導電的に接続される。その結果、半導体基
板２０−ゲート絶縁２インターフエイスには高いフィー
ルドはない。
ターンオフの第２′の型では、サイリスクはアノード側
の短絡回路をターンオンすることによってターンオフさ
れる（アノードに関して第２のターンオン／オフゲート
ＴＧ２の正の電位）。
の短絡回路をターンオンすることによってターンオフさ
れる（アノードに関して第２のターンオン／オフゲート
ＴＧ２の正の電位）。
勿論、アノードとカソードの短絡回路はまた同時にター
ンオンされる。励起された短絡回路によって、スペース
チャージゾーンが２つの層間の接合に生ずるまで、ｎ型
ベース層７からの正孔とｎ型ベース層９からの電子が流
れる。このゾーンが充分に広くなると、ｎ型ベース層９
にまだ残っている正孔は再結合のメカニズムによっての
み減少される。これはテール電流をゆっくり減らし、実
質的にターンオフ損失に寄与する。
ンオンされる。励起された短絡回路によって、スペース
チャージゾーンが２つの層間の接合に生ずるまで、ｎ型
ベース層７からの正孔とｎ型ベース層９からの電子が流
れる。このゾーンが充分に広くなると、ｎ型ベース層９
にまだ残っている正孔は再結合のメカニズムによっての
み減少される。これはテール電流をゆっくり減らし、実
質的にターンオフ損失に寄与する。
このターンオフ損失を減らすために、ｎ型領域４のカソ
ードの短絡回路前にすぐにｐ型エミック領域２６のアン
ード短絡回路を励起することが有利である。この短い期
間中、この期間は１から数μ秒の範囲にあるべきである
が、正孔注入はすでに遮断されているので、ｎ型ベース
層９での全集中が消え始める。電子はまだカソードから
注入さられているので、その結果オン抵抗は実質的に変
わらない。
ードの短絡回路前にすぐにｐ型エミック領域２６のアン
ード短絡回路を励起することが有利である。この短い期
間中、この期間は１から数μ秒の範囲にあるべきである
が、正孔注入はすでに遮断されているので、ｎ型ベース
層９での全集中が消え始める。電子はまだカソードから
注入さられているので、その結果オン抵抗は実質的に変
わらない。
もしｎ型ベース層における正孔の・集中が実質的に少な
いと、カソード短絡回路はターンオンされる。再び、短
絡回路によって、ｐ型ベース層７からの正孔とｎ型ベー
ス層９からの電子は、スペースチャージ領域がこれらの
２つの層間の接合面に形成されるまで流れる。
いと、カソード短絡回路はターンオンされる。再び、短
絡回路によって、ｐ型ベース層７からの正孔とｎ型ベー
ス層９からの電子は、スペースチャージ領域がこれらの
２つの層間の接合面に形成されるまで流れる。
前述の場合と比較して、ｎ型ベース層９にまだ残ってい
る正孔密度が実質的に小さい点に利点がある。これはテ
ール電流とターンオフ損失を減少させるという効果をゆ
うしている。更に、実際のターンオンへの正孔密度の減
少は（カソード短絡回路のターンオンによって与えられ
る時間）ダイナミックアバランシェの利用をより高い電
流密度へシフトする。
る正孔密度が実質的に小さい点に利点がある。これはテ
ール電流とターンオフ損失を減少させるという効果をゆ
うしている。更に、実際のターンオンへの正孔密度の減
少は（カソード短絡回路のターンオンによって与えられ
る時間）ダイナミックアバランシェの利用をより高い電
流密度へシフトする。
第４図による素子は対称的に構成されているので、ター
ンオフ過程に対する上述の変形は、正規又は逆動作にお
いて得られる電流の方向と無関係に加えられる。従って
、この素子は同様に第２図に示されたスタティック特性
を有している。
ンオフ過程に対する上述の変形は、正規又は逆動作にお
いて得られる電流の方向と無関係に加えられる。従って
、この素子は同様に第２図に示されたスタティック特性
を有している。
第１図の従来型の点弧素子の場合に、垂直ＭＯ３構造に
すれば、第３図の素子になるように、ＭＣＴとｒＧＢＴ
セルの組合せ型の第４図の素子に関して、ＭａＳ構造を
有する変形を示すことが可能であり、それが第５図に示
されている。
すれば、第３図の素子になるように、ＭＣＴとｒＧＢＴ
セルの組合せ型の第４図の素子に関して、ＭａＳ構造を
有する変形を示すことが可能であり、それが第５図に示
されている。
最後に、第４図と第５図にしたがって、素子の有用な形
状を説明する。
状を説明する。
ここで、主電極１がカソードとして接地され、主電極１
７はアノードとして正の電位を有しており、そしてサイ
リスタが導通していると仮定しよう。この状態で、もし
素子の電圧上昇に帰着して短絡回路が生じると、アノー
ド電流は、素子が温度によって破壊されるまで、上昇す
るであろう。
７はアノードとして正の電位を有しており、そしてサイ
リスタが導通していると仮定しよう。この状態で、もし
素子の電圧上昇に帰着して短絡回路が生じると、アノー
ド電流は、素子が温度によって破壊されるまで、上昇す
るであろう。
しかしながら、予め定められた最大電流値を越えて（適
当なセンサーがチップの中に集積されることができる）
、２つのゲートが正の電位に接続されると、次の状態が
起きる。即ち、アノードの短絡回路により、サイリスタ
はオフ状態に入っていく。正孔と電子の注入はｐ−ｎ−
ｐ−ｎ構造の内部で枯渇される。しかしながら、電子は
ＩＧＢＴセル２４のｎ型ソース領域２２からターンオン
されるアノード短絡回路へ流れるであろう。このユニポ
ーラな電流の流れはパワーＭＯＳＦ［ｌ：Ｔの動作と一
致する。
当なセンサーがチップの中に集積されることができる）
、２つのゲートが正の電位に接続されると、次の状態が
起きる。即ち、アノードの短絡回路により、サイリスタ
はオフ状態に入っていく。正孔と電子の注入はｐ−ｎ−
ｐ−ｎ構造の内部で枯渇される。しかしながら、電子は
ＩＧＢＴセル２４のｎ型ソース領域２２からターンオン
されるアノード短絡回路へ流れるであろう。このユニポ
ーラな電流の流れはパワーＭＯＳＦ［ｌ：Ｔの動作と一
致する。
サイリスクのバイポーラな電流はＭＯＳＦＢＴによるユ
ニポーラな電流として運ばれる。
ニポーラな電流として運ばれる。
しかしながら、ＭＯＳＦＥＴは同じ電流（結局短絡回路
は制限されるべきである）に対して実質的に高いオン抵
抗を有しているので、電圧は素子の両端で増大する。飽
和領域にあるＭＯＳＦＢＴとしての素子の動作の場合に
、この制限電流は必要であり、そして素子を破壊から保
護する。それはゲート電位に依存しており、そしてそれ
は特性のドツト群として第６図のスタティック特性に示
されている。
は制限されるべきである）に対して実質的に高いオン抵
抗を有しているので、電圧は素子の両端で増大する。飽
和領域にあるＭＯＳＦＢＴとしての素子の動作の場合に
、この制限電流は必要であり、そして素子を破壊から保
護する。それはゲート電位に依存しており、そしてそれ
は特性のドツト群として第６図のスタティック特性に示
されている。
下記の表、即ちゲート電位（Ｏｖ１正又は負）に対して
どのような動作状態が得られかを示している表は第４図
と第５図による素子の制御に対して挙げられている。
どのような動作状態が得られかを示している表は第４図
と第５図による素子の制御に対して挙げられている。
０ ＋ ター
ンオン インバース＋ ０
ターンオン ノーマル０
０ ｔンー 状態０
ターンオン
インバース−〇 ターンオン ノー
マル＋ 十
飽和 （ＩＧＢＴ＋−ド）明らかに、本発明の
種々の変更及び変形が上述の技術に従って可能である。
ンオン インバース＋ ０
ターンオン ノーマル０
０ ｔンー 状態０
ターンオン
インバース−〇 ターンオン ノー
マル＋ 十
飽和 （ＩＧＢＴ＋−ド）明らかに、本発明の
種々の変更及び変形が上述の技術に従って可能である。
従って、特許請求の範囲内で、本発明はここで詳細に述
べた以外の他のものを実施可能なものである。
べた以外の他のものを実施可能なものである。
第１図は、ｐ型ベース層の分離点弧ゲートを有する本発
明による素子の第１の実施例、第２図は、第１図（と第
３Ｉ！１）による素子のＪ−Ｕ特性、 第３図は、第１図を変更した垂直ＭＯＳゲートを有する
素子の実施例、 第４図は、本発明による素子の点弧用付加的ＩＧＢＴを
有する他の実施例、 第５図は、垂直ＭＯＳゲートを有する第４図の変形素子
の実施例、及び 第６図は、第４図（及び第５図）による電流制限をした
素子のＪ−Ｕ特性をそれぞれ示す。 １．１７・・・・主電極、 ２．１５・・・・ゲート絶縁、 ３．１６・・・・ゲート電極、 ４．１２・・・・ｎ型エミッタ領域、 ５．１３・・・・ｎ型ソース領域、 ６．１４・・・・ｎチャネル領域、 ７．１１・・・・型ベース層、 ８．１０・・・・ｐ型エミッタ層、 −９・・・・・
・・ｎ型ベース層、 １８．１９・・・ゲート金属コーティング、２０・・・
・・・半導体基板、 ２１．２６・・・ｐ型エミッタ領域、 ２２．２７・・・ｎ型ソース領域、 ２３．２８・・・ｎチャネル領域、 ２４．２５・・・ＩＧＢＴセル、 ２９．３０・・・主面、 ＺＧｌ、２ ・・・・点弧ゲート、 ＴＯＧＩ、２ ・・・・ターンオフゲート、ＨＡＩｌ、
２ ・・・・主端子、 Ｔ６１．２ ・・・・ターンオン／オフゲート、Ｊ・
・・・・・・電流、 Ｕ・・・・・・・電圧 ＦＩＧ、１ ＦＩＧ、３
明による素子の第１の実施例、第２図は、第１図（と第
３Ｉ！１）による素子のＪ−Ｕ特性、 第３図は、第１図を変更した垂直ＭＯＳゲートを有する
素子の実施例、 第４図は、本発明による素子の点弧用付加的ＩＧＢＴを
有する他の実施例、 第５図は、垂直ＭＯＳゲートを有する第４図の変形素子
の実施例、及び 第６図は、第４図（及び第５図）による電流制限をした
素子のＪ−Ｕ特性をそれぞれ示す。 １．１７・・・・主電極、 ２．１５・・・・ゲート絶縁、 ３．１６・・・・ゲート電極、 ４．１２・・・・ｎ型エミッタ領域、 ５．１３・・・・ｎ型ソース領域、 ６．１４・・・・ｎチャネル領域、 ７．１１・・・・型ベース層、 ８．１０・・・・ｐ型エミッタ層、 −９・・・・・
・・ｎ型ベース層、 １８．１９・・・ゲート金属コーティング、２０・・・
・・・半導体基板、 ２１．２６・・・ｐ型エミッタ領域、 ２２．２７・・・ｎ型ソース領域、 ２３．２８・・・ｎチャネル領域、 ２４．２５・・・ＩＧＢＴセル、 ２９．３０・・・主面、 ＺＧｌ、２ ・・・・点弧ゲート、 ＴＯＧＩ、２ ・・・・ターンオフゲート、ＨＡＩｌ、
２ ・・・・主端子、 Ｔ６１．２ ・・・・ターンオン／オフゲート、Ｊ・
・・・・・・電流、 Ｕ・・・・・・・電圧 ＦＩＧ、１ ＦＩＧ、３
Claims (6)
- （１）（ａ）２つの主面（２９、３０）によって境界が
つけられており、そして主面（２９、３０）間に複数の
異なってドープされた層を有する半導体基板（２０）、 （ｂ）第１の主面上の第１の主端子（ＨＡ１）に接続さ
れた第１の主電極（１）、 （ｃ）第２の主面上の第２の主端子（ＨＡ２）に接続さ
れた第２の主電極（１７）、 （ｄ）半導体基板（２０）の内部にある第１のベース層
、 （ｅ）第１の主電極（１）の下において、第１の主面（
２９）から半導体基板（２０）に突出し、且つ第１の主
電極（１）に接続されている幾つかの第１のエミッタ領
域、 （ｆ）第２の主電極（１８）の下において、第２の主面
（３０）から半導体基板（２０）に突出し、且つ第２の
主電極（１７）に接続されている幾つかの第１のエミッ
タ領域、 （ｇ）ＭＯＳＦＥＴによって制御され、第１のエミッタ
領域を短絡する第１の短絡回路、 （ｈ）ＭＯＳＦＥＴによって制御され、第２のエミッタ
領域を短絡する第２の短絡回路、 （ｉ）第１と第２のエミッタ領域は第１のベース層と同
じ極性のドーピングを有しており、 （ｋ）第１のエミッタ領域が突出している反対極性でド
ープされた第２のベース層は第１のベース層と第１のエ
ミッタ領域間に配置されており、（ｌ）第２のエミッタ
領域が突出している反対極性でドープされた第３のベー
ス層は第１のベース層と第２のエミッタ領域間に配列さ
れており、（ｍ）第１のベース層が第２のベース層の領
域にある第２の主面（３０）に、そして第３のベース層
の領域にある第１の主面（２９）に面しているように、
第２及び第３のベース層が横に境界ずけられており、そ
して、 （ｎ）たのエミッタが第１のベース層とそれに関連する
主電極（ＨＡ２又はＨＡ１）の間に配置され、そしてエ
ミッタはそれぞれの場合、第２と第３のベース層と同じ
極性でドープされ、第２と第３のベース層と反対極性で
ドープされることから成ることを特徴とするターンオフ
可能な両方向半導体素子。 - （２）（ａ）第１のベース層がｎがドープされたｎ型ベ
ース層であり、 （ｂ）第１と第２のエミッタ領域は各々ｎ＾＋がドープ
されたｎ型エミッタ領域（４又は１２）であり、そして （ｃ）第２と第３のベース層が各々ｐがドープされたｐ
型ベース層（７又は１１）であることを特徴とする特許
請求の範囲第１項に記載の半導体素子。 - （３）第１と第２の短絡回路は各々ｐ＾＋がドープされ
たｐ型ソース領域（５又は１３）、ｎがドープされたｎ
チャネル領域（６又は１４）、関連ｐ型層（７又は１１
）及びｎチャネル領域（６又は１４）上に配列されたゲ
ート電極（３又は１６）から成ることを特徴とする特許
請求の範囲第２項に記載の半導体素子。 - （４）（ａ）他のエミッタがｐ＾＋がドープされたｐ型
エミッタ領域（８又は１０）であり、そして （ｂ）各々の場合に１の点弧ゲート（ＺＧ１、ＺＧ２）
に属しているゲート金属コーティング（１８、１９）が
主電極（１、１７）の隣に主電極上に点弧のため配置さ
れ、そしてそのコーティングが直接対応しているｐ型ベ
ース層（７又は１１）に接触していることを特徴とする
特許請求の範囲第３項に記載の半導体素子。 - （５）（ａ）他のエミッタはｐ＾＋がドープされたｐ型
エミッタ領域（２１又は２６）であり、そして （ｂ）点弧のため、ｐ型エミッタ領域（２１又は２６）
の場合ＭＯＳＦＥＴにより制御される短絡回路、その各
々はｎ＾＋がドープされたｎ型ソース領域（２３又は２
７）、ｐがドープされたｐチャネル領域（２３又は２８
）とｎ型ベース層（９）から成る短絡回路が設けられ、
そしてゲート電極（３又は１６）により制御されること
を特徴とする特許請求の範囲第３項に記載の半導体素子
。 - （６）ＭＯＳＦＥＴは垂直ＭＯＳＦＥＴとして構成され
、そしてゲート電極（３又は１６）が半導体基板（２０
）に垂直に突出していることを特徴とする特許請求の範
囲第３項と第５項のいずれかの１つに記載の半導体素子
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH1636/89-8 | 1989-04-28 | ||
| CH163689 | 1989-04-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02303069A true JPH02303069A (ja) | 1990-12-17 |
Family
ID=4215092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2109939A Pending JPH02303069A (ja) | 1989-04-28 | 1990-04-25 | ターンオフ可能な両方向半導体素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5040042A (ja) |
| EP (1) | EP0394859A1 (ja) |
| JP (1) | JPH02303069A (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381026A (en) * | 1990-09-17 | 1995-01-10 | Kabushiki Kaisha Toshiba | Insulated-gate thyristor |
| US5281832A (en) * | 1992-06-22 | 1994-01-25 | Motorola, Inc. | Bidirectional two-terminal thyristor |
| GB9215017D0 (en) * | 1992-07-15 | 1992-08-26 | Texas Instruments Ltd | Solid state suppressor |
| US5488536A (en) * | 1993-04-01 | 1996-01-30 | Simmonds Precision Engine Systems, Inc. | Exciter circuit using gated switches |
| DE4343900A1 (de) * | 1993-12-22 | 1995-07-06 | Abb Management Ag | Halbleiterbauelement |
| US5483087A (en) * | 1994-07-08 | 1996-01-09 | International Rectifier Corporation | Bidirectional thyristor with MOS turn-off capability with a single gate |
| JP4635304B2 (ja) * | 2000-07-12 | 2011-02-23 | 富士電機システムズ株式会社 | 双方向超接合半導体素子およびその製造方法 |
| JP4230681B2 (ja) * | 2001-07-06 | 2009-02-25 | 株式会社東芝 | 高耐圧半導体装置 |
| FR2830127B1 (fr) * | 2001-09-21 | 2004-12-24 | St Microelectronics Sa | Commutateur monolithique bidirectionnel vertical a commande en tension |
| DE102006023171B4 (de) * | 2006-05-17 | 2009-10-22 | Infineon Technologies Austria Ag | Halbleiterbauelement mit lokaler Plasmaextraktion |
| TWI475689B (zh) * | 2012-05-04 | 2015-03-01 | Lite On Semiconductor Corp | 閘流體元件及其製造方法 |
| US8907372B2 (en) * | 2012-10-19 | 2014-12-09 | Lite-On Semiconductor Corp. | Thyristor and method for the same |
| US9900002B2 (en) * | 2013-06-24 | 2018-02-20 | Ideal Power, Inc. | Methods of operating a double-base-contact bidirectional bipolar junction transistor |
| US9799731B2 (en) | 2013-06-24 | 2017-10-24 | Ideal Power, Inc. | Multi-level inverters using sequenced drive of double-base bidirectional bipolar transistors |
| CN104919595B (zh) | 2013-06-24 | 2019-06-07 | 理想能量有限公司 | 具有双向双极晶体管的系统、电路、器件和方法 |
| US9742385B2 (en) | 2013-06-24 | 2017-08-22 | Ideal Power, Inc. | Bidirectional semiconductor switch with passive turnoff |
| CN103545312B (zh) * | 2013-10-29 | 2016-08-24 | 无锡中感微电子股份有限公司 | 具有串联的双nmos的集成电路及制备方法 |
| US11637016B2 (en) | 2013-12-11 | 2023-04-25 | Ideal Power Inc. | Systems and methods for bidirectional device fabrication |
| US9355853B2 (en) | 2013-12-11 | 2016-05-31 | Ideal Power Inc. | Systems and methods for bidirectional device fabrication |
| GB2535381B (en) | 2014-10-13 | 2016-12-28 | Ideal Power Inc | Field plates on two opposed surfaces of double-based bidirectional bipolar transistor: devices, methods, and systems |
| US20160181409A1 (en) * | 2014-10-20 | 2016-06-23 | Ideal Power Inc. | Bidirectional Power Switching with Bipolar Conduction and with Two Control Terminals Gated by Two Merged Transistors |
| US9444449B2 (en) | 2014-11-06 | 2016-09-13 | Ideal Power Inc. | Circuits, methods, and systems with optimized operation of double-base bipolar junction transistors |
| US20180026122A1 (en) * | 2015-10-09 | 2018-01-25 | Ideal Power Inc. | B-TRAN Geometry and Structure That Provides Both High Gain and High Current Density |
| DE102016112019B4 (de) | 2016-06-30 | 2020-03-12 | Infineon Technologies Ag | Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen und Verfahren zum Betreiben einer Leistungshalbleitervorrichtung |
| US20190245070A1 (en) * | 2018-02-07 | 2019-08-08 | Ipower Semiconductor | Igbt devices with 3d backside structures for field stop and reverse conduction |
| JP7068981B2 (ja) * | 2018-09-25 | 2022-05-17 | 三菱電機株式会社 | 半導体装置 |
| JP7805276B2 (ja) * | 2022-12-14 | 2026-01-23 | 三菱電機株式会社 | 半導体装置 |
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| DE3018499A1 (de) * | 1980-05-14 | 1981-11-19 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement |
| IE56341B1 (en) * | 1981-12-16 | 1991-07-03 | Gen Electric | Multicellular thyristor |
| US4816892A (en) * | 1982-02-03 | 1989-03-28 | General Electric Company | Semiconductor device having turn-on and turn-off capabilities |
| US4623910A (en) * | 1982-09-24 | 1986-11-18 | Risberg Robert L | Semiconductor device |
| US4811072A (en) * | 1982-09-24 | 1989-03-07 | Risberg Robert L | Semiconductor device |
| CA1200322A (en) * | 1982-12-13 | 1986-02-04 | General Electric Company | Bidirectional insulated-gate rectifier structures and method of operation |
| JPS624368A (ja) * | 1985-06-28 | 1987-01-10 | シ−メンス、アクチエンゲゼルシヤフト | サイリスタ |
| DE3689680T2 (de) * | 1985-09-30 | 1994-06-23 | Toshiba Kawasaki Kk | Mittels Steuerelektrode abschaltbarer Thyristor mit unabhängigen Zünd-/Lösch-Kontrolltransistoren. |
| JPH0693512B2 (ja) * | 1986-06-17 | 1994-11-16 | 日産自動車株式会社 | 縦形ｍｏｓｆｅｔ |
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| DE3820677A1 (de) * | 1987-07-13 | 1989-01-26 | Bbc Brown Boveri & Cie | Feldeffektgesteuertes, bipolares leistungshalbleiter-bauelement und verfahren zu dessen herstellung |
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-
1990
- 1990-04-20 EP EP90107502A patent/EP0394859A1/de not_active Withdrawn
- 1990-04-25 JP JP2109939A patent/JPH02303069A/ja active Pending
- 1990-04-25 US US07/514,240 patent/US5040042A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5040042A (en) | 1991-08-13 |
| EP0394859A1 (de) | 1990-10-31 |
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