JPH0362145A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH0362145A JPH0362145A JP1196821A JP19682189A JPH0362145A JP H0362145 A JPH0362145 A JP H0362145A JP 1196821 A JP1196821 A JP 1196821A JP 19682189 A JP19682189 A JP 19682189A JP H0362145 A JPH0362145 A JP H0362145A
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- JP
- Japan
- Prior art keywords
- memory
- side memory
- address
- master side
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、特にフォールト・トレランス方式の計算機シ
ステムに使用されるメモリ制御装置に関する。
ステムに使用されるメモリ制御装置に関する。
（従来の技術）
従来、フォールト・トレランス方式の計算機システムで
は、システムの信頼性を高めるために、システムの一部
が故障しても、外部からは正常に機能しているような状
態を保持するために各種の方法が採用されている。
は、システムの信頼性を高めるために、システムの一部
が故障しても、外部からは正常に機能しているような状
態を保持するために各種の方法が採用されている。
このようなシステムにおいて、メモリモジュールに故障
が発生した場合に、システムのフォールト・トレランス
機能を得るために、メモリモジュールを冗長構成する方
法が考えられる。しかしながら、メモリモジュールを冗
長構成した場合に、複数のメモリモジュールの同一アド
レスをアクセスする必要があるが、メモリバスが１本の
場合には同一アドレスのアクセスは不可能である。
が発生した場合に、システムのフォールト・トレランス
機能を得るために、メモリモジュールを冗長構成する方
法が考えられる。しかしながら、メモリモジュールを冗
長構成した場合に、複数のメモリモジュールの同一アド
レスをアクセスする必要があるが、メモリバスが１本の
場合には同一アドレスのアクセスは不可能である。
（発明が解決しようとする課題）
フォールト・トレランス方式の計算機システムにおいて
、メモリバスが１本の場合には、単にメモリモジュール
を冗長構成すると、各メモリの同一アドレスをアクセス
することが不可能になる。
、メモリバスが１本の場合には、単にメモリモジュール
を冗長構成すると、各メモリの同一アドレスをアクセス
することが不可能になる。
このため、メモリモジュールに対するフォールト・トレ
ランス８！＆能を１１メることは困難であった。
ランス８！＆能を１１メることは困難であった。
本発明の目的は、メモリバスが１本の場合でも、メモリ
モジュールの冗長構成を可能にして、メモリモジュール
に対するフォールト・トレランス機能を大曳することが
できるメモリ制御装置を提供することにある。
モジュールの冗長構成を可能にして、メモリモジュール
に対するフォールト・トレランス機能を大曳することが
できるメモリ制御装置を提供することにある。
［発明の構成］
（課題を解決するための手段と作１１１）本発明は、フ
ォールト・トレランスｈ“式の３．１算機システムに使
用されるメモリ制御装置において、マスタ側メモリ及び
スレーブ側メモリをｆｌｏするデュアル構成のメモリ手
段に対して、１本のメモリバスの場合に、データのコピ
ー機能を可能にした装置である。本装置は、マスタ側メ
モリに格納された同一データをスレーブ側メモリヘコピ
ーするコピーモード時に、マスタ側メモリのアドレスと
同一アドレスのスレーブ側メモリへ同一データを書き込
む第１のコピー手段及びコピーモード時の期間中であっ
て、マスタ側メモリに新たなデータを書き込むライトモ
ード時に、マスタ側メモリに書き込みした新たなデータ
をその同一アドレスのスレーブ側メモリにコピーする第
２のコピー手段とを備えている。
ォールト・トレランスｈ“式の３．１算機システムに使
用されるメモリ制御装置において、マスタ側メモリ及び
スレーブ側メモリをｆｌｏするデュアル構成のメモリ手
段に対して、１本のメモリバスの場合に、データのコピ
ー機能を可能にした装置である。本装置は、マスタ側メ
モリに格納された同一データをスレーブ側メモリヘコピ
ーするコピーモード時に、マスタ側メモリのアドレスと
同一アドレスのスレーブ側メモリへ同一データを書き込
む第１のコピー手段及びコピーモード時の期間中であっ
て、マスタ側メモリに新たなデータを書き込むライトモ
ード時に、マスタ側メモリに書き込みした新たなデータ
をその同一アドレスのスレーブ側メモリにコピーする第
２のコピー手段とを備えている。
（大箱ｆＦ１）
以下図面を参照して本発明の詳細な説明する。
第１図は同実施例に係わるメモリシステムの構成を示す
ブロック図である。昂１図に示すように、一方をマスタ
側メモリ、他方をスレーブ側メモリとして使用する複数
の第１及び第２のメモリモジュール１０ａ 、 １０ｂ
が設けられている。各メモリモジュールＩＯａ 、 ｌ
Ｏｂには、マスタ側メモリ又はスレーブ側メモリである
かを指示するための情報を格納するためのエリアｌｌａ
、 ｌｌｂが設けられている。各メモリモジュールｌ
Ｏａ 、 ｌＯｂには共通のメモリバス１２を通じて、
データ及びアドレスの転送がなされる。
ブロック図である。昂１図に示すように、一方をマスタ
側メモリ、他方をスレーブ側メモリとして使用する複数
の第１及び第２のメモリモジュール１０ａ 、 １０ｂ
が設けられている。各メモリモジュールＩＯａ 、 ｌ
Ｏｂには、マスタ側メモリ又はスレーブ側メモリである
かを指示するための情報を格納するためのエリアｌｌａ
、 ｌｌｂが設けられている。各メモリモジュールｌ
Ｏａ 、 ｌＯｂには共通のメモリバス１２を通じて、
データ及びアドレスの転送がなされる。
メモリ制御部１３は、各メモリモジュールｌ０ａｌＯｂ
に対してデータのり−ド／ライトを行なうためのデータ
レジスタ１４及びアドレスレジスタ１５を備えている。
に対してデータのり−ド／ライトを行なうためのデータ
レジスタ１４及びアドレスレジスタ１５を備えている。
さらに、メモリ制御部１３は各メモリモジュールＩＯａ
、 ｌＯｂの同一アドレスに同一データを書き込む
コピー動作に必要なフラグをセットするためのフリップ
フロップ１６．１７を備えている。
、 ｌＯｂの同一アドレスに同一データを書き込む
コピー動作に必要なフラグをセットするためのフリップ
フロップ１６．１７を備えている。
フリップフロップ（Ｆ／Ｆ）１（ｉは、アクセスχ１安
のメモリモジュール（１０ａ又は１０ｂ）がマスタ側メ
モリ（“０”）又はスレーブ側メモリ（“１″）である
かを指示するフラグをセットするためのｆｉ”Ｊ路であ
る。フリップフロップ１７は、各メモリモジュールＩＯ
ａ 、 ＩＯｂに対して、デュアルライトモードかセル
又は許可状態であるかを指示するフラグをセットするた
めの回路である。
のメモリモジュール（１０ａ又は１０ｂ）がマスタ側メ
モリ（“０”）又はスレーブ側メモリ（“１″）である
かを指示するフラグをセットするためのｆｉ”Ｊ路であ
る。フリップフロップ１７は、各メモリモジュールＩＯ
ａ 、 ＩＯｂに対して、デュアルライトモードかセル
又は許可状態であるかを指示するフラグをセットするた
めの回路である。
ＣＰＵ２０は所定のプログラムに基づいて動作する中央
処理装置であり、システムバス１８を通じて各メモリモ
ジュール！Ｏａ 、 ｌＯｂに対するデータのり一ド／
ライトを実行させる。ＤＭＡ２１はダイレクトメモリア
クセス装置であり、システムバス１８を通じて各メモリ
モジュール１０ａ 、 １０ｂに対するデータのリード
／ライトを実行させる。
処理装置であり、システムバス１８を通じて各メモリモ
ジュール！Ｏａ 、 ｌＯｂに対するデータのり一ド／
ライトを実行させる。ＤＭＡ２１はダイレクトメモリア
クセス装置であり、システムバス１８を通じて各メモリ
モジュール１０ａ 、 １０ｂに対するデータのリード
／ライトを実行させる。
次に、同実施例の動作を説明する。
先ず、第２図のステップＳ１に示すように、ＣＰＵ２０
からコピーモードを実行するためのコピーコマンドがメ
モリ制御部１３へ出力される。メモリ制御部１３では、
マスタ側メモリであるメモリモジュールｌＯａをアクセ
スするために、Ｆ／ＦＩＢにはフラグ′Ｏ″がセットさ
れる（ステップＳ２）。
からコピーモードを実行するためのコピーコマンドがメ
モリ制御部１３へ出力される。メモリ制御部１３では、
マスタ側メモリであるメモリモジュールｌＯａをアクセ
スするために、Ｆ／ＦＩＢにはフラグ′Ｏ″がセットさ
れる（ステップＳ２）。
メモリ制御部１３は、マスタ側のメモリモジュールｔＯ
ａの所定のアドレスをアクセスし、そのアドレスに対応
するデータを読出す。メモリ制御部１３は読出したデー
タをデータレジスタ１４に格納し、そのときのアドレス
をアドレスレジスタ１５に格納する（ステップＳ３）。
ａの所定のアドレスをアクセスし、そのアドレスに対応
するデータを読出す。メモリ制御部１３は読出したデー
タをデータレジスタ１４に格納し、そのときのアドレス
をアドレスレジスタ１５に格納する（ステップＳ３）。
次に、メモリ制御部１３は、読出したデータをスレーブ
側メモリであるメモリモジュールｌＯｂに書き込むコピ
ー動作を実行する。メモリ制御部１３はＦ ／ Ｆ １
Ｂにフラグ１１をセットし、アドレスレジスタ１５に格
納されたアドレスにそのフラグ１″を付加したアドレス
データをメモリバス１２に出力する（ステップＳ４）。
側メモリであるメモリモジュールｌＯｂに書き込むコピ
ー動作を実行する。メモリ制御部１３はＦ ／ Ｆ １
Ｂにフラグ１１をセットし、アドレスレジスタ１５に格
納されたアドレスにそのフラグ１″を付加したアドレス
データをメモリバス１２に出力する（ステップＳ４）。
これにより、スレーブ側のメモリモジュールＩＯｂがア
クセスされ、かつマスタ側のメモリモジュールｌｏａと
同一アドレスがアクセスされることになる。メモリ制御
部１３は、アクセスしたスレーブ側のメモリモジュール
ｌｏｂの同一アドレスに、データレジスタ１４に格納さ
れたデータを転送して格納する（ステップＳ５）。
クセスされ、かつマスタ側のメモリモジュールｌｏａと
同一アドレスがアクセスされることになる。メモリ制御
部１３は、アクセスしたスレーブ側のメモリモジュール
ｌｏｂの同一アドレスに、データレジスタ１４に格納さ
れたデータを転送して格納する（ステップＳ５）。
即ち、スレーブ側のメモリモジュール１０ｂには、マス
タ側のメモリモジュール１０ａと同一アドレスに、向−
データがコピーされたことになる。
タ側のメモリモジュール１０ａと同一アドレスに、向−
データがコピーされたことになる。
ここで、前記のようなコピーモード時に、マスタ側のメ
モリモジュールｌｏａに対してデータを書き込むライト
モードの割り込みが、ＣＰＵ２Ｇからなされたとする（
ステップＳ６．Ｓ７）。ＣＰＵ２０はシステムバス１８
を通じて、ライトデータをメモリ制御部１３に転送する
。メモリ制御部１３は、転送されたライトデータをデー
タレジスタ１４に格納する（ステップＳ８）。さらに、
メモリ制御部１３は、マスタ側のメモリモジュールｌＱ
ａをアクセスするために、Ｆ／ＦＩＢにフラグ０”をセ
ットする（ステップＳ９）。メモリ制御部１３は、アド
レスレジスタ１５に格納された所定のアドレスにフラグ
Ｏ”を付加したアドレスデータをメモリバス１２に出力
し、マスタ側のメモリモジュールＩＯａの所定のアドレ
スをアクセスする。このアクセスしたマスタ側のメモリ
モジュールｌＯａの所定のアドレスに、データレジスタ
１４に格納されたライトデータを転送して書き込むこと
になる（ステップ５１０）。
モリモジュールｌｏａに対してデータを書き込むライト
モードの割り込みが、ＣＰＵ２Ｇからなされたとする（
ステップＳ６．Ｓ７）。ＣＰＵ２０はシステムバス１８
を通じて、ライトデータをメモリ制御部１３に転送する
。メモリ制御部１３は、転送されたライトデータをデー
タレジスタ１４に格納する（ステップＳ８）。さらに、
メモリ制御部１３は、マスタ側のメモリモジュールｌＱ
ａをアクセスするために、Ｆ／ＦＩＢにフラグ０”をセ
ットする（ステップＳ９）。メモリ制御部１３は、アド
レスレジスタ１５に格納された所定のアドレスにフラグ
Ｏ”を付加したアドレスデータをメモリバス１２に出力
し、マスタ側のメモリモジュールＩＯａの所定のアドレ
スをアクセスする。このアクセスしたマスタ側のメモリ
モジュールｌＯａの所定のアドレスに、データレジスタ
１４に格納されたライトデータを転送して書き込むこと
になる（ステップ５１０）。
一方、ライトモードがコピーモードの完了前（即ち、コ
ピーモード中）であるため、メモリ制御部１３はマスタ
側のメモリモジュールＩＯａに書き込みした新たなデー
タ（ライトデータ）をスレーブ側のメモリモジュールｌ
Ｏｂにコピーする動作を実行する。即ち、メモリ制御部
１３は、スレーブ側のメモリモジュールｔａｂをアクセ
スするために、Ｆ ／ Ｆ １６にフラグ１”をセット
する（ステップ５１２）。メモリ制御部１３は、アドレ
スレジスタ１５に格納された所定のアドレスにフラグ１
”を付加したアドレスデータをメモリバス１２に出力し
、マスタ側のメモリモジュールｌＯａの所定のアドレス
と同一アドレスをアクセスする。このアクセスしたスレ
ーブ側のメモリモジュールｔａｂの所定のアドレスに、
データレジスタ１４に格納された新たなデータを転送し
て書き込むことになる（ステップ５１３）。このとき、
メモリ制御部１３は、各メモリモジュールｌＯａ 、
１０ｂに対してデュアルライトモードが許可状態である
かを指示するフラグ（例えば“１″）をフリップフロッ
プ１７にセットする（ステップ５１４）。この場合、ｃ
ｐｔｒ２ｏからデュアルライトモードの禁止コマンドが
転送されると、メモリ制御部１３は禁止状態であるかを
指示するフラグ（例えば“０′）をフリップフロップ１
７にセットする。割り込みのライトモードが終了すると
、再度コピー動作が開始されて、完了するまでステップ
８２〜Ｓ５の処理が続行される。
ピーモード中）であるため、メモリ制御部１３はマスタ
側のメモリモジュールＩＯａに書き込みした新たなデー
タ（ライトデータ）をスレーブ側のメモリモジュールｌ
Ｏｂにコピーする動作を実行する。即ち、メモリ制御部
１３は、スレーブ側のメモリモジュールｔａｂをアクセ
スするために、Ｆ ／ Ｆ １６にフラグ１”をセット
する（ステップ５１２）。メモリ制御部１３は、アドレ
スレジスタ１５に格納された所定のアドレスにフラグ１
”を付加したアドレスデータをメモリバス１２に出力し
、マスタ側のメモリモジュールｌＯａの所定のアドレス
と同一アドレスをアクセスする。このアクセスしたスレ
ーブ側のメモリモジュールｔａｂの所定のアドレスに、
データレジスタ１４に格納された新たなデータを転送し
て書き込むことになる（ステップ５１３）。このとき、
メモリ制御部１３は、各メモリモジュールｌＯａ 、
１０ｂに対してデュアルライトモードが許可状態である
かを指示するフラグ（例えば“１″）をフリップフロッ
プ１７にセットする（ステップ５１４）。この場合、ｃ
ｐｔｒ２ｏからデュアルライトモードの禁止コマンドが
転送されると、メモリ制御部１３は禁止状態であるかを
指示するフラグ（例えば“０′）をフリップフロップ１
７にセットする。割り込みのライトモードが終了すると
、再度コピー動作が開始されて、完了するまでステップ
８２〜Ｓ５の処理が続行される。
このようにして、マスタ側のメモリモジュール１０ａか
らスレーブ側のメモリモジュールｌＯｂに対して、同一
アドレスに同一データをコピーすることができる。した
がって、複数の同一機能をＨするメモリモジュールの冗
長構成を実現することができる。これにより、マスタ側
のメモリモジュールＩＯａが故障した場合に、スレーブ
側のメモリモジュールｔａｂをマスタ側のメモリとして
使用し、同一アドレスから同一データをアクセスするこ
とができる。言替えれば、メモリモジュールに対するフ
ォールト・トレランス機能を実現することができる。
らスレーブ側のメモリモジュールｌＯｂに対して、同一
アドレスに同一データをコピーすることができる。した
がって、複数の同一機能をＨするメモリモジュールの冗
長構成を実現することができる。これにより、マスタ側
のメモリモジュールＩＯａが故障した場合に、スレーブ
側のメモリモジュールｔａｂをマスタ側のメモリとして
使用し、同一アドレスから同一データをアクセスするこ
とができる。言替えれば、メモリモジュールに対するフ
ォールト・トレランス機能を実現することができる。
この場合、本発明では、マスタ側とスレーブ側とを識別
するためのフリップフロップ１６を利用することにより
、１本のメモリバス１２により、マスタ側とスレーブ側
の各メモリの同一アドレスをアクセスすることができる
。言替えれば、１本のメモリバス１２を使用して、デュ
アル構成のメモリシステムを実現することができる。
するためのフリップフロップ１６を利用することにより
、１本のメモリバス１２により、マスタ側とスレーブ側
の各メモリの同一アドレスをアクセスすることができる
。言替えれば、１本のメモリバス１２を使用して、デュ
アル構成のメモリシステムを実現することができる。
［発明の効果］
以上詳述したように本発明に−よれば、１本のメモリバ
スを使用して、デュアル構成で冗長構成のメモリシステ
ムを実現することがｉ＋ｉ能となる。したがって、本発
明をフォールト・トレランス方式の計算機システムに適
用すれば、メモリシステムに対するフォールト・トレラ
ンス機能を＆ｆ大に実現し、システム全体の信頼性を向
上することができるものである。
スを使用して、デュアル構成で冗長構成のメモリシステ
ムを実現することがｉ＋ｉ能となる。したがって、本発
明をフォールト・トレランス方式の計算機システムに適
用すれば、メモリシステムに対するフォールト・トレラ
ンス機能を＆ｆ大に実現し、システム全体の信頼性を向
上することができるものである。
第１図は本発明の実施例に係わるメモリシステムの構成
を示すブロック図、第２図は同実施例の動作を説明する
ためのフローチャートである。 １０ａ 、 ＩＯｂ・・・メモリモジュール、１３・・
・メモリ制御部、１４・・・データレジスタ、１Ｂ・・
・フリップフロップ、２０・・・ＣＰＵ。
を示すブロック図、第２図は同実施例の動作を説明する
ためのフローチャートである。 １０ａ 、 ＩＯｂ・・・メモリモジュール、１３・・
・メモリ制御部、１４・・・データレジスタ、１Ｂ・・
・フリップフロップ、２０・・・ＣＰＵ。
Claims (2)
- （１）一方をマスタ側メモリとして使用し、他方をスレ
ーブ側メモリとして使用するデュアル構成のメモリ手段
と、 前記マスタ側メモリに格納された同一データを前記スレ
ーブ側メモリへコピーするコピーモード時に、前記マス
タ側メモリのアドレスと同一アドレスの前記スレーブ側
メモリへ前記同一データを書き込む第１のコピー手段と
、 前記コピーモード時の期間中であって、前記マスタ側メ
モリに新たなデータを書き込むライトモード時に、前記
マスタ側メモリに書き込みした前記新たなデータをその
同一アドレスの前記スレーブ側メモリにコピーする第２
のコピー手段とを具備したことを特徴とするメモリ制御
装置。 - （２）一方をマスタ側メモリとして使用し、他方をスレ
ーブ側メモリとして使用するデュアル構成のメモリ手段
と、 前記マスタ側メモリ及び前記スレーブ側メモリの各同一
アドレスをアクセスする際に、その同一アドレスに該当
するメモリを識別するための識別手段と、 この識別手段の識別結果に基づいて、前記マスタ側メモ
リに格納された同一データを前記スレーブ側メモリへコ
ピーするコピーモード時に、前記マスタ側メモリのアド
レスと同一アドレスの前記スレーブ側メモリへ前記同一
データを書き込む第１のコピー手段と、 前記コピーモード時の期間中であって、前記マスタ側メ
モリに新たなデータを書き込むライトモード時に、前記
新たなデータを一時格納するレジスタ手段と、 このレジスタ手段に格納された前記新たなデータをマス
タ側メモリに書き込みし、この新たなデータを前記レジ
スタ手段から読出して、前記マスタ側メモリと同一アド
レスの前記スレーブ側メモリにコピーする第２のコピー
手段とを具備したことを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196821A JPH0362145A (ja) | 1989-07-31 | 1989-07-31 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196821A JPH0362145A (ja) | 1989-07-31 | 1989-07-31 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362145A true JPH0362145A (ja) | 1991-03-18 |
Family
ID=16364224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196821A Pending JPH0362145A (ja) | 1989-07-31 | 1989-07-31 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362145A (ja) |
-
1989
- 1989-07-31 JP JP1196821A patent/JPH0362145A/ja active Pending
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