JPH044455A - メモリアクセス調停回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数のプロセッサが一つのメモリを共用して、コマンド
及びデータを該メモリを介して授受する場合に、該複数
のプロセッサの動作を指示するファームウェアの作成を
容易とするメモリアクセス調停回路に関し、 ファームウェアの作成を容易とすることを目的とし、 一つのメモリと、該メモリに対するアクセスの許可を要
求するリクエスト信号を送出し、該リクエスト信号に対
してアクセスを許可する許可信号を受信した時、該リク
エスト信号の送出を継続して該メモリに対するアクセス
を行うと共に、リセット信号によって送出中のリクエス
ト信号を停止する複数のプロセッサとを備えた装置にお
いて、一つのプロセッサからリクエスト信号を受信した
時、他のプロセッサからのリクエスト信号を受信してい
ない場合は、許可信号を送出し、一つのプロセッサから
リクエスト信号を受信した時、他のプロセッサからのリ
クエスト信号を受信していた場合は、許可信号を送出せ
ず、前記リセ・ント信号を受信した時、送出中の許可信
号を停止する手段を設けた構成とする。

（産業上の利用分野〕 本発明は複数のプロセッサが一つのメモリを共用して、
コマンド及びデータを該メモリを介して授受する場合に
、該複数のプロセ・ンサの動作を指示するファームウェ
アの作成を容易とするメモリアクセス調停回路に関する
。　　、 情報処理システムにおいて、複数の装置又は一つの装置
内の回路が、夫々備えるプロセッサ間のコマンド及びデ
ータの授受によって制御されて動作する場合、一つのメ
モリを複数のプロセッサが交互にアクセスして、一方の
プロセ・ンサが該メモリに格納したコマンド及びデータ
を、他方のプロセッサが読出すことで、プロセッサ間の
コマンド及びデータの授受が行われているものがある。

例えば、一方のプロセンサが主プロセツサとなって、上
位装置とのインタフェースを制御し、他方のプロセッサ
が従プロセツサとなって、装置内部の回路を制御するよ
うな場合、主プロセツサが上位装置から指示された仕事
を実行するため、メモリに従プロセツサに対するコマン
ドとデータを書込み、従プロセツサがこのメモリから書
込まれたコマンドとデータを読出して、コマンドが指定
する仕事を実行し、この実行結果を上位装置に通知する
ステータスをメモリに書込むと、主プロセツサがこのス
テータスを読出して、上位装置に報告している。

このように、複数のプロセッサが一つのメモリを共用す
る場合は、各プロセッサのメモリに対するアクセスが競
合しないようにする必要があるが、このために、該プロ
セッサの動作を指示するファームウェアの作成が困難に
ならないことが必要である。

〔従来の技術〕

従来は複数のプロセッサが一つのメモリを共用する場合
、メモリの先頭番地にフラグが設定されているか否かで
、メモリに対するアクセスの可否を判定している。従っ
て、一つのプロセッサがメモリをアクセスする際は、先
ずメモリの先頭番地にフラグが設定されているか否かを
調べ、フラグが設定されていなければ、メモリのアクセ
スが可能と判定し、メモリの先頭番地にフラグを設定し
た後、必要とするメモリ領域をアクセスする。そして、
メモリに対するアクセスが終了すると、メモリの先頭番
地に設定し゛たフラグの設定を取り消す。

従って、メモリの先頭番地にフラグが設定されている場
合は、他のプロセッサがメモリを使用中と判定して、こ
のフラグの設定が取り消されるのを待ち、フラグが取り
消されると、このメモリの先頭番地にフラグを設定して
から、必要とするメモリ領域をアクセスしている。

そして、このようなプロセッサの動作はファームラエア
によって指示されている。

〔発明が解決しようとする課題〕

上記の如く、従来はファームウェアの指示によって、プ
ロセ・レサがメモリの先頭番地にフラグを設定したり、
設定したフラグを取り消している。

そして、フラグが取り消されないと、他のプロセッサが
メモリをアクセスすることが出来ないため、フラグを設
定したプロセッサは必ずメモリの使用が完了した時、フ
ラグの設定を取り消す必要がある。

ところで、オペレータが強制的に装置をリセットする場
合があるが、このリセットではメモリの内容は変更され
ない。しかし、プロセッサはリセットによって初期化さ
れるため、若し、プロセッサがメモリをアクセスしてい
る最中にリセットされた場合、メモリの先頭番地に設定
されたフラグはプロセッサが消去しないと、そのまま残
されることとなる。

この場合、複数の初期化されたプロセッサは、メモリの
先頭番地にフラグが設定されたままとなっているため、
メモリをアクセスすることが出来ず、装置の動作が停止
したままとなってしまう重大な障害となるため、リセッ
トが指示された時、プロセッサはメモリに設定したフラ
グを消去した後、初期化状態に移行する必要がある。

このため、プロセッサの動作を指示するファームウェア
を作成する際に、特に細心の注意が必要、　　となり、
ファームウェアの開発、設計時に、工数が多く必要とな
って経済的ではないという問題がある。

本発明はこのような問題点に鑑み、僅かなハードウェア
を追加することによって、ファームウェアの作成を容易
とすることが出来るメモリアクセス調停回路を提供する
ことを目的としている。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図である。

プロセッサ２と３はメモリｌに制御信号を送出してメモ
リ１をアクセスし、メモリ１を介して相互にコマンドや
データの授受を行う。

即ち、例えば、プロセッサ２がメモリ１をアクセスして
、プロセッサ３に対するコマンドやデータを書込む場合
、メモリ１に対するアクセスの許可を要求するリクエス
ト信号を許可手段４に送出する。

許可手段４はプロセッサ３からのリクエスト信号を受信
していなければ、プロセッサ２のリクエスト信号に対し
、アクセスを許可する許可信号を送出するが、プロセッ
サ３から既にリクエスト信号を受信している場合は、プ
ロセッサ２からのリクエスト信号に対し、許可信号を送
出しない。

プロセッサ２は許可手段４から許可信号を受信すると、
リクエスト信号の送出を継続したまま、メモリｌに対し
制御信号を送出し、バス５を経てコマンドやデータをメ
モリ１に送出して、メモリ１に書込ませる。

プロセッサ２はコマンドやデータの書込みが済むと、リ
クエスト信号の送出を停止するため、許＝７− 可手段４はプロセッサ２に送出していた許可信号を停止
する。

プロセッサ３はメモリ１に書込まれたコマンドやデータ
を読出すため、リクエスト信号を許可手段４に送出する
が、許可手段４はプロセッサ２のリクエスト信号が継続
している間は、プロセッサ３に対する許可信号の送出を
行わない。

従って、プロセッサ３はリクエスト信号を送出したまま
、許可信号の受信されるのを待つ。許可手段４はプロセ
ッサ２のリクエスト信号が停止すると、プロセッサ３が
送出しているリクエスト信号を受入れ、プロセッサ３に
対して許可信号を送出する。

許可信号を受信したプロセッサ３はメモリ１に対し制御
信号を送出して、メモリ１にプロセッサ２が書込んだコ
マンドやデータをバス５を経て読出し、このコマンドと
データに基づき、プロセッサ２が指示する仕事を遂行す
る。

リセット信号がプロセッサ２．３及び許可手段４に入る
と、プロセッサ２と３は送出中のりクエスト信号を停止
させ、許可手段４は送出中の許可信号を停止させる。そ
して、リセット信号により初期化されたプロセッサ２は
、再びリクエスト信号を許可手段４に送出し、許可信号
を受信すると、メモリ１にコマンドとデータを書込む。

〔作用〕

上記の如く構成することにより、許可手段４はプロセッ
サ２と３のメモリ１に対するアクセス競合を防止してお
り、リセット信号によって、初期化されて許可信号の送
出を停止する。

又、プロセッサ２と３はリセット信号で初期化され、リ
クエスト信号の送出を停止する。

従って、初期化されたプロセッサ２と３は、許可信号の
送出が停止しているため、再びリクエスト信号を許可手
段４に送出し、許可信号を受信したプロセッサ２又は３
がメモリ１をアクセスすることが出来る。

従って、プロセッサ２と３の動作を指示するファームウ
ェアを作成する際に、フラグ消去を考慮する必要が無く
、ファームウェアの作成を容易とすることが出来る。

［実施例］ 第２図は本発明の一実施例を示す回路のブロック図で、
第３図は第２図の動作を説明するタイムチャートである
。

プロセッサ２はメモリ１をアクセスする場合、第３図■
に示す如（、ＮＯＴ回路６に、メモリ１に対するアクセ
ス許可を要求するリクエスト信号として、論理“１”を
送出する。従って、ＮＯＴ回路６は、それまで送出して
いた論理“１”の代わりに論理“０°′をＮＯＲ回路８
に送出する。

フリップフロップ１１は、初期時には論理“０”をＡＮ
Ｄ回路１２と１３に送出しているため、ＡＮＤ回路１３
はＮＯＲ回路８に論理“０”を送出している。従って、
ＮＯＴ回路６が論理“０”を送出すると、ＮＯＲ回路８
は論理“１”をＯＲ回路１０とＡＮＤ回路１２に送出し
、ＯＲ回路１０はフリップフロップ１１に論理“１”を
送出する。

フリップフロップ１１には第３図ＣＬＫに示す如く、端
子ＣＬＫからクロックが入力しており、ＯＲ回路１０が
論理“１”を送出すると、クロックの立ち下がりによっ
てセットされ、論理“１”をＡＮＤ回路１２と１３に送
出する。

この時、ＮＯＲ回路８が論理“１”をＡＮＤ回路１２に
送出しているため、ＡＮＤ回路１２は第３図■に示す如
く、メモリ１のアクセスを許可する許可信号として、論
理“１”をプロセッサ２に送出する。

この許可信号としての論理“１”を受信すると、プロセ
ッサ２はメモリ１に対し、制御信号を送出して、バス５
を介してメモリ１にコマンドやデータを送出して書込ま
せる。

プロセッサ３はプロセッサ２より遅れて、リクエスト信
号としての論理“１”を第３図■に示す如く、ＮＯＴ回
路７に送出する。従って、ＮＯＴ回路７は論理“０”を
ＮＯＲ回路９に送出するが、ＮＯＲ回路９にはＡＮＤ回
路１２から論理“１”が入力しているため、ＮＯＲ回路
９は論理“０”をＯＲ回路１０とＡＮＤ回路１３に送出
したままであり、ＡＮＤ回路１３は論理“０”をＮＯＲ
回路８とプロセッサ３に送出したままである。

プロセッサ２がメモリ１に対するアクセスが完了し、第
３図■に示す如（、ＮＯＴ回路６にリクエスト信号の停
止を示す論理“０”を送出すると、ＮＯＲ回路８も論理
゛′０”をＯＲ回路１０とＡＮＤ回路１２に送出する。

従って、第３図■に示す如く、ＡＮＤ回路１２から送出
されていた許可信号が停止したことを示す論理“０”が
プロセッサ２に送出される。又、ＯＲ回路１０は、フリ
ップフロップ１１に論理“０”を送出するため、フリッ
プフロップ１１はクロックの立ち下がりでリセットされ
、ＡＮＤ回路１２と１３に論理“０”を送出する。

この時、プロセッサ３は第３図■に示す如く、リクエス
ト信号として論理“１″を送出したままであるため、Ｎ
ＯＴ回路７は論理“０”を送出したままである。従って
、ＡＮＤ回路１２が第３図■に示す如く、論理“０”を
ＮＯＲ回路９に送出すると、＝１２＝ ＮＯＲ回路９は論理“１”をＯＲ回路１０とＡＮＤ回路
１３に送出する。

従って、フリップフロップ１１はクロックの立ち下がり
でセットされ、論理“１″をＡＮＤ回路１２と１３に送
出する。従って、ＡＮＤ回路１３は第３図■に示す如く
、許可信号として論理“１”をプロセッサ３に送出する
ため、プロセッサ３はメモリ１に対し、制御信号を送出
して、バス５を介してメモリｌに格納されているコマン
ドやデータを読出す。

プロセッサ３がメモリ１に対するアクセスが完了し、第
３図■に示す如く、ＮＯＴ回路７にリクエスト信号の停
止を示す論理“０”を送出すると、゛ＮＯＲ回路９も論
理“０”をＯＲ回路１０とＡＮＤ回路１３に送出する。

従って、第３図■に示す如く、ＡＮＤ回路１３より送出
されていた許可信号が停止したことを示す論理“０”が
プロセッサ３に送出される。又、ＯＲ回路１０はフリッ
プフロップ１１に論理“０”を送出するため、フリップ
フロップ１１はクロックの立ち下がりでリセットされ、
ＡＮＤ回路１２と１３に論理“０”を送出する。

プロセッサ２が再び第３図■に示す如く、Ｎ０１回路６
に論理“１”を送出し、前記同様ＡＮＤ回路１２から第
３図■に示す如く、再び論理“１”がプロセッサ２に送
出された後、第３図ＲＥＳＴに示す如く、端子ＲＥＳＴ
からリセット信号が入力し、プロセッサ２と３及びフリ
ップフロップ１１に入ると、ブ西セッサ２はリセット信
号の立ち下がりで、第３図■に示す如く、リクエスト信
号の送出を停止し、論理“０″をＮ０１回路６に送出す
る。

又、フリップフロップ１１はリセットされてＡＮＤ回路
１２と１３に論理“０”を送出するため、プロセッサ２
に送出されていた許可信号としての論理“１”が停止し
、第３図■に示す如く論理“０”が送出される。

本実施例では、リクエスト信号と許可信号を用いた回路
を説明したが、プロセッサがメモリを駆動する時に使用
するライトイネーブル（ＷＥ）信号や語選択（ＲＡＳ）
信号を使用しても良い。

〔発明の効果〕

以上説明した如く、本発明は簡易な回路を追加するのみ
で、複数のプロセッサが一つのメモリをアクセスする際
の競合を防止することが可能となるため、従来のように
フラグをメモリに設定する必要が無い。従って、プロセ
ッサの動作を指示するファームウェアの作成時に、フラ
グの消去を考慮する必要が無く、ファームウェア作成を
容易とすることが出来る。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の一実施例を示す回路のブロック図、 第３図は第２図の動作を説明するタイムチャートである
。 図において、 １はメモリ、　　　　２，３はプロセッサ、　　′４は
許可手段、　　　　５はバス、 ′６，７はＮ０７回路、　８，９はＮＯＲ回路、１０は
ＯＲ回路、　　　１１はフリップフロップ、１２、１３
はＡＮＤ回路である。

Claims (1)

1. 【特許請求の範囲】 一つのメモリ（１）と、該メモリ（１）に対するアクセ
   スの許可を要求するリクエスト信号を送出し、該リクエ
   スト信号に対してアクセスを許可する許可信号を受信し
   た時、該リクエスト信号の送出を継続して該メモリ（１
   ）に対するアクセスを行うと共に、リセット信号によっ
   て送出中のリクエスト信号を停止する複数のプロセッサ
   （２）（３）とを備えた装置において、 一つのプロセッサからリクエスト信号を受信した時、他
   のプロセッサからのリクエスト信号を受信していない場
   合は、許可信号を送出し、一つのプロセッサからリクエ
   スト信号を受信した時、他のプロセッサからのリクエス
   ト信号を受信していた場合は、許可信号を送出せず、前
   記リセット信号を受信した時、送出中の許可信号を停止
   する手段（４）を設けたことを特徴とするメモリアクセ
   ス調停回路。