JPH0362393A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH0362393A JPH0362393A JP1196736A JP19673689A JPH0362393A JP H0362393 A JPH0362393 A JP H0362393A JP 1196736 A JP1196736 A JP 1196736A JP 19673689 A JP19673689 A JP 19673689A JP H0362393 A JPH0362393 A JP H0362393A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はダイナミック型半導体記憶装置（ＤＲＡＭ）に
係り、特に、ビット線間の干渉ノイズを低減するための
ダイナミック型半導体記憶装置に関する。
係り、特に、ビット線間の干渉ノイズを低減するための
ダイナミック型半導体記憶装置に関する。
（従来の技術）
１トランジスタ／１キヤパシタのメモリセル構造を有す
るＤＲＡＭは、メモリセル構造の改良と微細加工技術の
進歩により著しく高集積化が進んでいる。ＤＲＡＭのメ
モリセルアレイのデータはビット線対を介して、センス
アンプで増幅されて読みだされる。ＤＲＡＭの高密度化
により、ビット線間隔は極めて微細になってきていて、
ビット線間結合容量の増大によるビット線間の緩衝ノイ
ズがデータを正確に読み出す上でおおきな問題となって
いる。
るＤＲＡＭは、メモリセル構造の改良と微細加工技術の
進歩により著しく高集積化が進んでいる。ＤＲＡＭのメ
モリセルアレイのデータはビット線対を介して、センス
アンプで増幅されて読みだされる。ＤＲＡＭの高密度化
により、ビット線間隔は極めて微細になってきていて、
ビット線間結合容量の増大によるビット線間の緩衝ノイ
ズがデータを正確に読み出す上でおおきな問題となって
いる。
第１１図は、従来の折り返しビット線構造を有するメモ
リセルアレイを示している。ビット線対（（ＢＬＯ、Ｂ
Ｌｏ ）、（ＢＬ、 、ＢＬＩ ） 、−１とワード線
（ＷＬｏ ＳＷＬ＋ 、・・・）の交点にメモリセル１
．２．３．４、・・・が配置されている。また、ビット
線対の電位差を増幅するセンスアンプ回路（ＳＡＯｌＳ
ＡＩ、・・・）がビット線対に接続されている。
リセルアレイを示している。ビット線対（（ＢＬＯ、Ｂ
Ｌｏ ）、（ＢＬ、 、ＢＬＩ ） 、−１とワード線
（ＷＬｏ ＳＷＬ＋ 、・・・）の交点にメモリセル１
．２．３．４、・・・が配置されている。また、ビット
線対の電位差を増幅するセンスアンプ回路（ＳＡＯｌＳ
ＡＩ、・・・）がビット線対に接続されている。
ワード線が読み出されたとき、一つのビット線対のうち
の一つのビット線にメモリセルのデータが読み出され、
残りのビット線には参照電位としてのダミー電位が読み
出される。ダミー電位を読み出すために、ダミーのメモ
リセル５．６．７．８、・・・と、これを選択するダミ
ーワード線（ＤＷＬＯ、ＤＷＬ、 、・・・）が第１１
図のように配置されている。例えば、ワード線ＷＬｏが
選択されると、ビット線ＢＬｏ 、ＢＬＩ にメモリセ
ルのデータが読み出される。このとき、ダミーワード線
ＤＷＬｏが同時に選択されて、参照ビット線（ＢＬｏ
ＳＢＬ、 ）にダミーセルのデータが読み出される。
の一つのビット線にメモリセルのデータが読み出され、
残りのビット線には参照電位としてのダミー電位が読み
出される。ダミー電位を読み出すために、ダミーのメモ
リセル５．６．７．８、・・・と、これを選択するダミ
ーワード線（ＤＷＬＯ、ＤＷＬ、 、・・・）が第１１
図のように配置されている。例えば、ワード線ＷＬｏが
選択されると、ビット線ＢＬｏ 、ＢＬＩ にメモリセ
ルのデータが読み出される。このとき、ダミーワード線
ＤＷＬｏが同時に選択されて、参照ビット線（ＢＬｏ
ＳＢＬ、 ）にダミーセルのデータが読み出される。
なお、メモリセル１．２．３．４、・・・は、第１２図
に示すように、−個のトランジスタと一個のキャパシタ
からなる。ダミーメモリセル５．６．７．８、・・・は
、第１３図に示すように、−個のトランジスタと一個の
キャパシタから構成されても良いし、第１４図に示すよ
うに、外部からダミーセル電位（Ｖ ＤＣ）を書き込む
ための書き込みトランジスタ制御信号φＤＣがゲートに
印加されるトランジスタが第１３図のダミーセルに付加
されたものであっても良い。
に示すように、−個のトランジスタと一個のキャパシタ
からなる。ダミーメモリセル５．６．７．８、・・・は
、第１３図に示すように、−個のトランジスタと一個の
キャパシタから構成されても良いし、第１４図に示すよ
うに、外部からダミーセル電位（Ｖ ＤＣ）を書き込む
ための書き込みトランジスタ制御信号φＤＣがゲートに
印加されるトランジスタが第１３図のダミーセルに付加
されたものであっても良い。
（発明が解決しようとする課題）
このような従来のビット線構成において、高密度化が進
み、ビット線間隔が縮小し、ビット線間の結合容量が増
大すると、大きな干渉ノイズが発生してしまう問題があ
った。例えば、第１１図において、ワード線ＷＬｏが選
択されて、ビット線（ＢＬｏ 、ＢＬＩ ）にセルデー
タが読み出される。このとき、参照電位としての一定電
圧であるＢＬｏの電位は、−組のビット線対内における
結合容量Ｃ１と、他の隣接するビット線対間の結合容量
Ｃ２とのカップリングにより変動してしまう。
み、ビット線間隔が縮小し、ビット線間の結合容量が増
大すると、大きな干渉ノイズが発生してしまう問題があ
った。例えば、第１１図において、ワード線ＷＬｏが選
択されて、ビット線（ＢＬｏ 、ＢＬＩ ）にセルデー
タが読み出される。このとき、参照電位としての一定電
圧であるＢＬｏの電位は、−組のビット線対内における
結合容量Ｃ１と、他の隣接するビット線対間の結合容量
Ｃ２とのカップリングにより変動してしまう。
従って、センスアンプＳＡｏが動作する場合に、ビット
線ＢＬｏとビット線ＢＬｏ間の電位が減少するので、大
きい干渉ノイズが発生する。
線ＢＬｏとビット線ＢＬｏ間の電位が減少するので、大
きい干渉ノイズが発生する。
本発明の目的は、ビット線間の干渉ノイズが低減された
ダイナミック型半導体装置を提供することである。
ダイナミック型半導体装置を提供することである。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するための本発明のダイナミ・ツク型半
導体記憶装置は、折り返しビット線構造のビット線であ
って、複数対のビット線でビット線単位を構成し、前記
ビット線単位のうちで少なくとも前記一対のビット線を
構成する二個のビット線は互いに交差するように配置さ
れているビ・ソト線と； 前記ビット線と交差する複数本のワード線と；前記ビッ
ト線単位内の前記ビット線の数だけ存在し、前記ワード
線に対して平行に設けられ、かつ前記ビット線と交差す
るダミーワード線と；前記ビット線と前記ワード線の交
点に選択的に配置されたメモリセルと； 前記各ビット線に一つづつ選択的に設けられたダミーセ
ルと； 前記ワード線のうちのあるワード線が選択されたとき、
前記ビット線単位内のビット線対の数だけ前記ダミーワ
ード線を選択的に選択する手段とからなることを特徴と
する。
導体記憶装置は、折り返しビット線構造のビット線であ
って、複数対のビット線でビット線単位を構成し、前記
ビット線単位のうちで少なくとも前記一対のビット線を
構成する二個のビット線は互いに交差するように配置さ
れているビ・ソト線と； 前記ビット線と交差する複数本のワード線と；前記ビッ
ト線単位内の前記ビット線の数だけ存在し、前記ワード
線に対して平行に設けられ、かつ前記ビット線と交差す
るダミーワード線と；前記ビット線と前記ワード線の交
点に選択的に配置されたメモリセルと； 前記各ビット線に一つづつ選択的に設けられたダミーセ
ルと； 前記ワード線のうちのあるワード線が選択されたとき、
前記ビット線単位内のビット線対の数だけ前記ダミーワ
ード線を選択的に選択する手段とからなることを特徴と
する。
また、本発明では、前記ビット線単位を構成する隣接し
た二対のビット線対において、前記二対のビット線対の
うちのあるビット線対の一つのビット線が他方のビット
線対の間に配設されていることを特徴とする。
た二対のビット線対において、前記二対のビット線対の
うちのあるビット線対の一つのビット線が他方のビット
線対の間に配設されていることを特徴とする。
さらに、本発明では、上記ダイナミック型半導体記憶装
置が複数個従属接続され、互いに隣接するダイナミック
型半導体記憶装置に対して前記ダミーワード線とダミー
セルとを共有しているいることを特徴とする。
置が複数個従属接続され、互いに隣接するダイナミック
型半導体記憶装置に対して前記ダミーワード線とダミー
セルとを共有しているいることを特徴とする。
さらになお、本発明のダイナミック型半導体記憶装置は
、折り返しビット線構造のビット線であって、複数対の
ビット線でビット線単位を構成し、前記ビット線単位の
うちで少なくとも前記一対のビット線を構成する二個の
ビット線は互いに交差するように配置されていて、前記
ビット線単位を構成する隣接した二対のビット線対にお
いて、前記二対のビット線対のうちのあるビット線対の
一つのビット線が他方のビット線対の間に配設されてい
るビット線と； 前記ビット線と交差する複数本のワード線と；前記ビッ
ト線単位内の前記ビット線の数だけ存在し、前記ワード
線に対して平行に設けられ、かつ前記ビット線と交差す
るダミーワード線と；前記ビット線と前記ワード線の交
点に選択的に配置されたメモリセルと； 前記ビット線単位内の前記ビット線の数の二倍の数だけ
前記各ビット線に選択的に設けられたダミーセルと； 前記ワード線のうちのあるワード線が選択されたとき、
前記ビット線単位内のビット線対の数の半分の前記ダミ
ーワード線を選択的に選択する手段とからなることを特
徴とする。
、折り返しビット線構造のビット線であって、複数対の
ビット線でビット線単位を構成し、前記ビット線単位の
うちで少なくとも前記一対のビット線を構成する二個の
ビット線は互いに交差するように配置されていて、前記
ビット線単位を構成する隣接した二対のビット線対にお
いて、前記二対のビット線対のうちのあるビット線対の
一つのビット線が他方のビット線対の間に配設されてい
るビット線と； 前記ビット線と交差する複数本のワード線と；前記ビッ
ト線単位内の前記ビット線の数だけ存在し、前記ワード
線に対して平行に設けられ、かつ前記ビット線と交差す
るダミーワード線と；前記ビット線と前記ワード線の交
点に選択的に配置されたメモリセルと； 前記ビット線単位内の前記ビット線の数の二倍の数だけ
前記各ビット線に選択的に設けられたダミーセルと； 前記ワード線のうちのあるワード線が選択されたとき、
前記ビット線単位内のビット線対の数の半分の前記ダミ
ーワード線を選択的に選択する手段とからなることを特
徴とする。
（作用）
本発明の、ダイナミック型半導体記憶装置では、少なく
とも一対のビット線が交差（ツイスト）しているので、
隣接するビット線間の容量結合による影響を少なくでき
、干渉ノイズを低減できる。
とも一対のビット線が交差（ツイスト）しているので、
隣接するビット線間の容量結合による影響を少なくでき
、干渉ノイズを低減できる。
また、ダミーワード線およびダミーセルを選択的に配置
することにより、ツイスト状のビット線が存在しても、
ダイナミック型半導体装置を適切に動作させることがで
きる。
することにより、ツイスト状のビット線が存在しても、
ダイナミック型半導体装置を適切に動作させることがで
きる。
また、ダミーセルのある配置の仕方によると、ダミーセ
ルを少なくすることが可能であり、また他の方法による
と、ダミーワード線の選択本数を減らすことができる。
ルを少なくすることが可能であり、また他の方法による
と、ダミーワード線の選択本数を減らすことができる。
（実施例）
以下、第１図を参照して本発明の第１実施例に係るＤＲ
ＡＭを説明する。ビット線（ＢＬｏ。
ＡＭを説明する。ビット線（ＢＬｏ。
ＢＬ、、ＢＬ、 、ＢＬ、 、ＢＬ２、ＢＬ２、ＢＬ３
、Ｂ Ｌ ３、・、 ）とワード線（Ｗ Ｌ ｏ １Ｗ
Ｌ ｌ、 Ｗ Ｌ ２、ＷＬ３、・・・）との交点に
メモリセル１１ないし２５が配置されている。このメモ
リセルは、第９図に示すように、１トランジスタ／１キ
ヤパシタから構成されている。（ＢＬｏ 、ＢＬｏ ）
、（ＢＬ、。
、Ｂ Ｌ ３、・、 ）とワード線（Ｗ Ｌ ｏ １Ｗ
Ｌ ｌ、 Ｗ Ｌ ２、ＷＬ３、・・・）との交点に
メモリセル１１ないし２５が配置されている。このメモ
リセルは、第９図に示すように、１トランジスタ／１キ
ヤパシタから構成されている。（ＢＬｏ 、ＢＬｏ ）
、（ＢＬ、。
ＢＬ、）、（ＢＬ２ 、ＢＬ２ ）、（ＢＬ３ 、ＢＬ
３ ）・・・はビット線対をなし、各ビット線対に対し
てメモリデータを増幅するセンスアンプ回路ＳＡｏ。
３ ）・・・はビット線対をなし、各ビット線対に対し
てメモリデータを増幅するセンスアンプ回路ＳＡｏ。
ＳＡ、、ＳＡ２、ＳＡ１、・・・が設けられている。
この実施例においては、あるビット線対の間に隣接する
ビット線対の内の一本のビット線を配置している。そし
て、この二対のビット線対のうちの一対のビット線を構
成する二本のビット線を、中間位置で交差させている。
ビット線対の内の一本のビット線を配置している。そし
て、この二対のビット線対のうちの一対のビット線を構
成する二本のビット線を、中間位置で交差させている。
このような構成を採用すると、高密度ＤＲＡＭにおいて
、大幅なビット線間の干渉ノイズを低減できる。
、大幅なビット線間の干渉ノイズを低減できる。
このような配置方式によると、まず、あるビット線対を
構成する２本のビット線が互いに隣接しない。更に、他
のビット線対のビット線があるビット線対の間に配置さ
れているので、第１１図における結合容量Ｃ１が存在し
ない。従って、大幅なノイズの低減効果がある。
構成する２本のビット線が互いに隣接しない。更に、他
のビット線対のビット線があるビット線対の間に配置さ
れているので、第１１図における結合容量Ｃ１が存在し
ない。従って、大幅なノイズの低減効果がある。
また、例えば、ビット線対（ＢＬＩ 、ＢＬ＋ ）に注
目してみると、ビット線対（ＢＬ、 、ＢＬ、）は中間
位置で交差しているので、他の隣接するビット線間の結
合容量Ｃは、ビット線対ＢＬ。
目してみると、ビット線対（ＢＬ、 、ＢＬ、）は中間
位置で交差しているので、他の隣接するビット線間の結
合容量Ｃは、ビット線対ＢＬ。
ＢＬ、それぞれがビット線ＢＬ０より受ける結合容ｆｆ
１（１／２）Ｃ２、ビット線ＢＬ、より受けるＣ２、ビ
ット線ＢＬ２より受ける（１／２）Ｃ２である。従って
、ビット線対ＢＬ、 、ＢＬ、それぞれが受ける結合容
量は同じであるので、センスアンプＳＡ、の動作に必要
なビット線ＢＬ、。
１（１／２）Ｃ２、ビット線ＢＬ、より受けるＣ２、ビ
ット線ＢＬ２より受ける（１／２）Ｃ２である。従って
、ビット線対ＢＬ、 、ＢＬ、それぞれが受ける結合容
量は同じであるので、センスアンプＳＡ、の動作に必要
なビット線ＢＬ、。
ＢＬ、の間の電位差の減少はなく、結果として干渉ノイ
ズの低減効果がある。
ズの低減効果がある。
このような配置のメモリセルアレイに、４本のダミーワ
ード線Ｄ Ｗ Ｌ ０２、Ｄ Ｗ Ｌ ｓ ｉ、Ｄ Ｗ
Ｌ ｌ ２、ＤＷＬｏｉを４本配置する。ビット線の
交差部の左右に２本づつのダミーワード線を配置する。
ード線Ｄ Ｗ Ｌ ０２、Ｄ Ｗ Ｌ ｓ ｉ、Ｄ Ｗ
Ｌ ｌ ２、ＤＷＬｏｉを４本配置する。ビット線の
交差部の左右に２本づつのダミーワード線を配置する。
右側の２本のダミーワードＩＩＤＷＬ１２、ＤＷＬｏ、
は右部のメモリセルアレイの両端に、左側の２本のダミ
ーワード線Ｄ Ｗ Ｌ Ｏ２、ＤＷＬ、、は左部のメモ
リセルアレイの両端に設けられている。各々のダミーワ
ード線Ｄ Ｗ Ｌ ０２、Ｄ Ｗ Ｌ ｔ ｉ、ＤＷＬ
、２、ＤＷＬｏｉには、２対のビット線対に対して１個
の割合で、ダミーメモリセルが設けられている。ダミー
ワード線Ｄ Ｗ Ｌ ｏ２に関しては、２対のビット線
対（Ｂ Ｌｏ 、 Ｂ Ｌｏ ）と（ＢＬ＋ 、ＢＬ＋
）に対して、ダミーメモリセル３０が設けられ、２対
のビット線対（ＢＬ２ 、ＢＬ２ ）と（ＢＬ３、ＢＬ
３）に対してダミーメモリセル３１が配置されている。
は右部のメモリセルアレイの両端に、左側の２本のダミ
ーワード線Ｄ Ｗ Ｌ Ｏ２、ＤＷＬ、、は左部のメモ
リセルアレイの両端に設けられている。各々のダミーワ
ード線Ｄ Ｗ Ｌ ０２、Ｄ Ｗ Ｌ ｔ ｉ、ＤＷＬ
、２、ＤＷＬｏｉには、２対のビット線対に対して１個
の割合で、ダミーメモリセルが設けられている。ダミー
ワード線Ｄ Ｗ Ｌ ｏ２に関しては、２対のビット線
対（Ｂ Ｌｏ 、 Ｂ Ｌｏ ）と（ＢＬ＋ 、ＢＬ＋
）に対して、ダミーメモリセル３０が設けられ、２対
のビット線対（ＢＬ２ 、ＢＬ２ ）と（ＢＬ３、ＢＬ
３）に対してダミーメモリセル３１が配置されている。
ダミーワード線Ｄ Ｗ Ｌ ｌ ３に関しては、２対の
ビット線対（ＢＬＯ、ＢＬｏ）と（ＢＬ、、ＢＬｌ）に
対して、ダミーメモリセル３２が設けられ、２対のビッ
ト線対（ＢＬ２ 、ＢＬ２ ）と（ＢＬ、、ＢＬ３）に
対してダミーメモリセル３３が配置されている。ダミー
ワード線ＤＷＬ、２に関しては、２対のビット線対（Ｂ
Ｌｏ ５ＢＬｏ ）と（ＢＬ＋ 、ＢＬ＋ ）に対して
、ダミーメモリセル３４が設けられ、２対のビット線対
（ＢＬ２、＼ ＢＬ２）と（ＢＬ、 、ＢＬ３ ）に対してダミーメモ
リセル３５が配置されている。ダミーワード線Ｄ Ｗ
Ｌ ｏｓに関しては、２対のビット線対（ＢＬｏ、ＢＬ
、）と（ＢＬｌ ＢＬ＋ ）に対して、ダミーメモリセ
ル３６が設けられ、２対のビット線対（ＢＬ２ 、ＢＬ
２ ）と（ＢＬ、 、ＢＬ、）に対してダミーメモリセ
ル３７が配置されている。
ビット線対（ＢＬＯ、ＢＬｏ）と（ＢＬ、、ＢＬｌ）に
対して、ダミーメモリセル３２が設けられ、２対のビッ
ト線対（ＢＬ２ 、ＢＬ２ ）と（ＢＬ、、ＢＬ３）に
対してダミーメモリセル３３が配置されている。ダミー
ワード線ＤＷＬ、２に関しては、２対のビット線対（Ｂ
Ｌｏ ５ＢＬｏ ）と（ＢＬ＋ 、ＢＬ＋ ）に対して
、ダミーメモリセル３４が設けられ、２対のビット線対
（ＢＬ２、＼ ＢＬ２）と（ＢＬ、 、ＢＬ３ ）に対してダミーメモ
リセル３５が配置されている。ダミーワード線Ｄ Ｗ
Ｌ ｏｓに関しては、２対のビット線対（ＢＬｏ、ＢＬ
、）と（ＢＬｌ ＢＬ＋ ）に対して、ダミーメモリセ
ル３６が設けられ、２対のビット線対（ＢＬ２ 、ＢＬ
２ ）と（ＢＬ、 、ＢＬ、）に対してダミーメモリセ
ル３７が配置されている。
このように配置されたＤＲＡＭによると、−本のワード
線が選択されると、必ず四本のダミーワード線のうちの
二本が選択される。第１図において、ワード線ＷＬｏが
選択されると、ダミーワード線Ｄ Ｗ Ｌ Ｏ２、ＤＷ
ＬＯ３が選択される。同様に、ワード線ＷＬ１が選択さ
れると、ダミーワード線Ｄ Ｗ Ｌ １３、Ｄ Ｗ Ｌ
１２が選択される。ワード線ＷＬ２が選択されると、
ダミーワード線Ｄ Ｗ Ｌ ０２、ＤＷＬ、□が選択さ
れる。ワード線ＷＬ、が選択されると、ダミーワード線
Ｄ Ｗ Ｌ Ｉ ３、Ｄ Ｗ Ｌ Ｏ３が選択される。
線が選択されると、必ず四本のダミーワード線のうちの
二本が選択される。第１図において、ワード線ＷＬｏが
選択されると、ダミーワード線Ｄ Ｗ Ｌ Ｏ２、ＤＷ
ＬＯ３が選択される。同様に、ワード線ＷＬ１が選択さ
れると、ダミーワード線Ｄ Ｗ Ｌ １３、Ｄ Ｗ Ｌ
１２が選択される。ワード線ＷＬ２が選択されると、
ダミーワード線Ｄ Ｗ Ｌ ０２、ＤＷＬ、□が選択さ
れる。ワード線ＷＬ、が選択されると、ダミーワード線
Ｄ Ｗ Ｌ Ｉ ３、Ｄ Ｗ Ｌ Ｏ３が選択される。
このようなりＲＡＭによれば、−本のワード線を選択す
る場合に、二本のダミーワード線を選択する必要がある
が、各々のダミーワード線の負荷が軽くなる利点がある
。
る場合に、二本のダミーワード線を選択する必要がある
が、各々のダミーワード線の負荷が軽くなる利点がある
。
上記の実施例によると、ビット線間の縮小に伴う干渉ノ
イズを低減できると共に、ダミーメモリセルの数が少な
くて済むので、ＤＲＡＭの集積度を向上できる。更に、
ダミーセルの数が少ないので、ダミーセル用の電源を小
さくできる。
イズを低減できると共に、ダミーメモリセルの数が少な
くて済むので、ＤＲＡＭの集積度を向上できる。更に、
ダミーセルの数が少ないので、ダミーセル用の電源を小
さくできる。
第２図を参照して、本発明による第２実施例のＤＲＡＭ
を説明する。この実施例では、右側のメモリセルアレイ
のダミーワード線Ｄ Ｗ Ｌ ０３、ＤＷＬ、□がワー
ド線ＷＬ２、ＷＬ、の左側に設けられ、左側のメモリセ
ルアレイのダミーワード線Ｄ Ｗ Ｌ ＋ ３、Ｄ Ｗ
Ｌ ０２がワード線ＷＬｏ 、ＷＬ、の右側に設けら
れている。その他の構成は第１実施例と同様であるので
、同一箇所には同一符号を付してその詳細な説明を省略
する。
を説明する。この実施例では、右側のメモリセルアレイ
のダミーワード線Ｄ Ｗ Ｌ ０３、ＤＷＬ、□がワー
ド線ＷＬ２、ＷＬ、の左側に設けられ、左側のメモリセ
ルアレイのダミーワード線Ｄ Ｗ Ｌ ＋ ３、Ｄ Ｗ
Ｌ ０２がワード線ＷＬｏ 、ＷＬ、の右側に設けら
れている。その他の構成は第１実施例と同様であるので
、同一箇所には同一符号を付してその詳細な説明を省略
する。
第３図を参照して、本発明による第３実施例のＤＲＡＭ
を説明する。この実施例では、右側のメモリセルアレイ
のダミーワード線Ｄ Ｗ Ｌ Ｏ３、ＤＷＬ、□がワー
ド線ＷＬ２、ＷＬ、の右側に設けられ、左側のメモリセ
ルアレイのダミーワード線Ｄ Ｗ Ｌ ｓ ３、Ｄ Ｗ
Ｌ Ｏ２がワード線ＷＬ、、ＷＬ、の左側に設けられ
ている。その他の構成は第１実施例と同様であるので、
同一箇所には同一符号を付してその詳細な説明を省略す
る。
を説明する。この実施例では、右側のメモリセルアレイ
のダミーワード線Ｄ Ｗ Ｌ Ｏ３、ＤＷＬ、□がワー
ド線ＷＬ２、ＷＬ、の右側に設けられ、左側のメモリセ
ルアレイのダミーワード線Ｄ Ｗ Ｌ ｓ ３、Ｄ Ｗ
Ｌ Ｏ２がワード線ＷＬ、、ＷＬ、の左側に設けられ
ている。その他の構成は第１実施例と同様であるので、
同一箇所には同一符号を付してその詳細な説明を省略す
る。
なお、第１、第２および第３の実施例において、中央で
交差した一対のビット線が、他のビット線対のうちの一
本のビット線を挟むように配置されているが、第４図に
示すように中央で交差したビット線対と、交差していな
いビット線対を平行に配置しても良い。このようなビッ
ト線対の配置によっても、ノイズを低減することかでき
る。
交差した一対のビット線が、他のビット線対のうちの一
本のビット線を挟むように配置されているが、第４図に
示すように中央で交差したビット線対と、交差していな
いビット線対を平行に配置しても良い。このようなビッ
ト線対の配置によっても、ノイズを低減することかでき
る。
第５図を参照して、本発明に係る第４実施例のＤＲＡＭ
を説明する。この実施例では、第１実施例におけるダミ
ーワード線およびダミーメモリセルを、本メモリセルア
レイ１００と隣接するメモリセルアレイ１０２とで共有
化している。このような共有化を行うことによって、ダ
ミーワード線Ｄ Ｗ Ｌ ＋ ３、Ｄ Ｗ Ｌ Ｏ２、
Ｄ Ｗ Ｌ Ｏ３、ＤＷＬ、□とダミーメモリセルの数
を半減させている。ここで、Ｐ Ｓ Ａ ｏ 、Ｐ Ｓ
Ａ ＋は、ＰＭＯ３型のセンスアンプ回路であり、Ｎ
５Ａｏ ５ＮＳＡ、は、ＮＭＯＳ型のセンスアンプ回路
を示している。なお、Ｎ Ｓ Ａ ｏ Ｎ Ｓ Ａ
ｒ も左右のメモリセルアレイ１００．１０２で共
有化している。即ちφ７゜、φＴ１の間の回路、および
φ７２、φ７３の間の回路は、動作的に、φＴＯｓφＴ
１のいずれか、或いはφＴ２、φ、３のいずれかを選択
することによって共有化される。この実施例においても
、第１ないし第３実施例と同等の効果がある。
を説明する。この実施例では、第１実施例におけるダミ
ーワード線およびダミーメモリセルを、本メモリセルア
レイ１００と隣接するメモリセルアレイ１０２とで共有
化している。このような共有化を行うことによって、ダ
ミーワード線Ｄ Ｗ Ｌ ＋ ３、Ｄ Ｗ Ｌ Ｏ２、
Ｄ Ｗ Ｌ Ｏ３、ＤＷＬ、□とダミーメモリセルの数
を半減させている。ここで、Ｐ Ｓ Ａ ｏ 、Ｐ Ｓ
Ａ ＋は、ＰＭＯ３型のセンスアンプ回路であり、Ｎ
５Ａｏ ５ＮＳＡ、は、ＮＭＯＳ型のセンスアンプ回路
を示している。なお、Ｎ Ｓ Ａ ｏ Ｎ Ｓ Ａ
ｒ も左右のメモリセルアレイ１００．１０２で共
有化している。即ちφ７゜、φＴ１の間の回路、および
φ７２、φ７３の間の回路は、動作的に、φＴＯｓφＴ
１のいずれか、或いはφＴ２、φ、３のいずれかを選択
することによって共有化される。この実施例においても
、第１ないし第３実施例と同等の効果がある。
第６図を参照して、本発明の第５実施例を説明する。各
々のダミーワード線ＤＷＬ、、ＤＷＬ、、Ｄ Ｗ Ｌ
２ 、Ｄ Ｗ Ｌ ３には、２対のビット線対に対して
２個の割合で、ダミーメモリセルが設けられている。ダ
ミーワード線ＤＷＬ、に関しては、２対のビット線対（
ＢＬｏ ５ＢＬｏ ）と（ＢＬ、、ＢＬ□）に対して、
ダミーメモリセル３０ａ１３０ｂが設けられ、２対のビ
ット線対（ＢＬ２、ＢＬ２）と（ＢＬ３ 、ＢＬ３ ）
に対してダミーメモリセル３１ａ、３１ｂが配置されて
いる。ダミーワード線ＤＷＬ、に関しては、２対のビッ
ト線対（ＢＬＯ、ＢＬｏ）と（ＢＬｌ、ＢＬＩ ＞に対
して、ダミーメモリセル３２ａ、３２ｂが設けられ、２
対のビット線対（ＢＬ２、ＢＬ２ ）と（ＢＬ３ 、Ｂ
Ｌ３ ）に対してダミーメモリセル３３ａ、３３ｂが配
置されている。ダミーワード線ＤＷＬ２に関しては、２
対のビット線対（Ｂ Ｌｏ ＳＢ Ｌｏ ）と（ＢＬＩ
、ＢＬＩ ）に対して、ダミーメモリセル３４ ａ、
３４ ｂが設けられ、２対のビット線対（ＢＬ２ 、Ｂ
Ｌ２ ） と（ＢＬ、 、ＢＬ、）に対してダミーメ
モリセル３５ａ、３５ｂが配置されている。ダミーワド
線ＤＷＬ３に関しては、２対のビット線対（ＢＬｏ 、
ＢＬｏ ）と（ＢＬＩ 、ＢＬＩ ）に対して、ダミー
メモリセル３６ａ、３６ｂが設けられ、２対のビット線
対（ＢＬ２、ＢＬ２ ）と（ＢＬ、、ＢＬ、）に対して
ダミーメモリセル３７ａ、３７ｂが配置されている。
々のダミーワード線ＤＷＬ、、ＤＷＬ、、Ｄ Ｗ Ｌ
２ 、Ｄ Ｗ Ｌ ３には、２対のビット線対に対して
２個の割合で、ダミーメモリセルが設けられている。ダ
ミーワード線ＤＷＬ、に関しては、２対のビット線対（
ＢＬｏ ５ＢＬｏ ）と（ＢＬ、、ＢＬ□）に対して、
ダミーメモリセル３０ａ１３０ｂが設けられ、２対のビ
ット線対（ＢＬ２、ＢＬ２）と（ＢＬ３ 、ＢＬ３ ）
に対してダミーメモリセル３１ａ、３１ｂが配置されて
いる。ダミーワード線ＤＷＬ、に関しては、２対のビッ
ト線対（ＢＬＯ、ＢＬｏ）と（ＢＬｌ、ＢＬＩ ＞に対
して、ダミーメモリセル３２ａ、３２ｂが設けられ、２
対のビット線対（ＢＬ２、ＢＬ２ ）と（ＢＬ３ 、Ｂ
Ｌ３ ）に対してダミーメモリセル３３ａ、３３ｂが配
置されている。ダミーワード線ＤＷＬ２に関しては、２
対のビット線対（Ｂ Ｌｏ ＳＢ Ｌｏ ）と（ＢＬＩ
、ＢＬＩ ）に対して、ダミーメモリセル３４ ａ、
３４ ｂが設けられ、２対のビット線対（ＢＬ２ 、Ｂ
Ｌ２ ） と（ＢＬ、 、ＢＬ、）に対してダミーメ
モリセル３５ａ、３５ｂが配置されている。ダミーワド
線ＤＷＬ３に関しては、２対のビット線対（ＢＬｏ 、
ＢＬｏ ）と（ＢＬＩ 、ＢＬＩ ）に対して、ダミー
メモリセル３６ａ、３６ｂが設けられ、２対のビット線
対（ＢＬ２、ＢＬ２ ）と（ＢＬ、、ＢＬ、）に対して
ダミーメモリセル３７ａ、３７ｂが配置されている。
このような構成においては、一対のビット線がビット線
中央部で交差していても、正確なダミーメモリセルの選
択が可能となる。例えば、ワード線ＷＬ、が選択された
とき、ダミーワード線ＤＷＬ、を選択すれば良い。ビッ
ト線が交差する部分より反対側に存在するワード線ＷＬ
２を選択したときには、ダミーワード線ＤＷＬ２を選択
する。後者の場合、読みだしビット線は、ＢＬｏ。
中央部で交差していても、正確なダミーメモリセルの選
択が可能となる。例えば、ワード線ＷＬ、が選択された
とき、ダミーワード線ＤＷＬ、を選択すれば良い。ビッ
ト線が交差する部分より反対側に存在するワード線ＷＬ
２を選択したときには、ダミーワード線ＤＷＬ２を選択
する。後者の場合、読みだしビット線は、ＢＬｏ。
なる。
この実施例では、メモリセルからデータを読み出す場合
、−本のダミーワード線を選択すれば良い。したがって
、選択手順が簡単である。しかし、このメリットの代わ
りに、ダミーメモリセルを、第１実施例より２倍多く設
ける必要がある。
、−本のダミーワード線を選択すれば良い。したがって
、選択手順が簡単である。しかし、このメリットの代わ
りに、ダミーメモリセルを、第１実施例より２倍多く設
ける必要がある。
第７図を参照して、本発明による第６実施例のＤＲＡＭ
を説明する。この実施例では、右側のメモリセルアレイ
のダミーワード線ＤＷＬ、、ＤＷＬ２がワード線ＷＬ２
、ＷＬ３の左側に設けられ、左側のメモリセルアレイの
ダミーワード線Ｄ Ｗ Ｌ ｏ 、Ｄ Ｗ Ｌ ｔがワ
ード線ｗＬｏ 、ＷＬ、の右側に設けられている。・そ
の他の構成は第５実施例と同様であるので、同一箇所に
は同一符号を付してその詳細な説明を省略する。
を説明する。この実施例では、右側のメモリセルアレイ
のダミーワード線ＤＷＬ、、ＤＷＬ２がワード線ＷＬ２
、ＷＬ３の左側に設けられ、左側のメモリセルアレイの
ダミーワード線Ｄ Ｗ Ｌ ｏ 、Ｄ Ｗ Ｌ ｔがワ
ード線ｗＬｏ 、ＷＬ、の右側に設けられている。・そ
の他の構成は第５実施例と同様であるので、同一箇所に
は同一符号を付してその詳細な説明を省略する。
第８図を参照して、本発明による第７実施例のＤＲＡＭ
を説明する。この実施例では、右側のメモリセルアレイ
のダミーワード線ＤＷＬ、、ＤＷＬ２がワード線Ｗ Ｌ
２ 、Ｗ Ｌ ３の右側に設けられ、左側のメモリセ
ルアレイのダミーワード線ＤＷＬｏ 、ＤＷＬ＋がワー
ド線ＷＬ０、ＷＬｌの左側に設けられている。その他の
構成は第５実施例と同様であるので、同一箇所には同一
符号を付してその詳細な説明を省略する。
を説明する。この実施例では、右側のメモリセルアレイ
のダミーワード線ＤＷＬ、、ＤＷＬ２がワード線Ｗ Ｌ
２ 、Ｗ Ｌ ３の右側に設けられ、左側のメモリセ
ルアレイのダミーワード線ＤＷＬｏ 、ＤＷＬ＋がワー
ド線ＷＬ０、ＷＬｌの左側に設けられている。その他の
構成は第５実施例と同様であるので、同一箇所には同一
符号を付してその詳細な説明を省略する。
第９図を参照して、本発明に係る第８実施例を説明する
。この実施例では、ビット線対ＢＬ、。
。この実施例では、ビット線対ＢＬ、。
ＢＬＯがビット線対ＢＬ、 、ＢＬ、により挾ませてい
る。ただし、ビット線対Ｂ Ｌ Ｉ、 Ｂ Ｌ ｔは中
央部において交差している。また、中央で交差している
ビット線対ＢＬ２、ＢＬ２はビット線対ＢＬ１、ＢＬ３
により挟まれている。
る。ただし、ビット線対Ｂ Ｌ Ｉ、 Ｂ Ｌ ｔは中
央部において交差している。また、中央で交差している
ビット線対ＢＬ２、ＢＬ２はビット線対ＢＬ１、ＢＬ３
により挟まれている。
このような配置のメモリセルアレイに、４本のダミーワ
ード線Ｄ Ｗ Ｌ ｏｓ、ＤＷＬ、２、Ｄ Ｗ Ｌ ０
２、Ｄ Ｗ Ｌ ＋ ３を４本配置する。ビット線の交
差部の左右に２本づつのダミーワード線を配置する。右
側の２本のダミーワード線Ｄ Ｗ Ｌ ０２、ＤｗＬｌ
、は右部のメモリセルアレイの両端に、左側の２本のダ
ミーワード線Ｄ Ｗ Ｌ Ｏ３、ＤＷＬ、２は左部のメ
モリセルアレイの両端に設けられている。各々のタミー
ワード線ＤＷＬＯ３、Ｄ Ｗ Ｌ ＋ ２、ＤＷＬ０２
、ＤＷＬ、、には、２対のビット線対に対して１個の割
合で、ダミーメモリセルが設けられている。ダミーワー
ド線Ｄ Ｗ Ｌ Ｏ２に関しては、２対のビット線対（
ＢＬｏ −ＢＬｏ ）と（ＢＬＩ 、ＢＬＩ ）に対し
て、ダミーメモリセル３０が設けられ、２対のビット線
対（ＢＬ２ 、ＢＬ２ ）と（ＢＬＩ、ＢＬ、）に対し
てダミーメモリセル３１が配置されている。ダミーワー
ド線Ｄ Ｗ Ｌ ＋ ３に関しては、２対のビット線対
（ＢＬｏ 、ＢＬｏ ）と（ＢＬ、、ＢＬＩ ）に対し
て、ダミーメモリセル３２が設けられ、２対のビット線
対（ＢＬ２ 、ＢＬ２ ）と（ＢＬ３ 、ＢＬ３ ）に
対してダミーメモリセル３３が配置されている。ダミー
ワード線ＤＷＬ、□に関しては、２対のビット線対（Ｂ
Ｌｏ、ＢＬｏ）と（ＢＬＩ 、ＢＬＩ ）に対して、ダ
ミーメモリセル３４が設けられ、２対のビット線対（Ｂ
Ｌ２、モリセル３５が配置されている。ダミーワード線
ＤＷＬＯ３に関しては、２対のビット線対（ＢＬｏ、Ｂ
ＬＯ）と（ＢＬｔ 、ＢＬｔ ）に対して、ダミーメモ
リセル３６が設けられ、２対のビット線対（ＢＬ２ 、
ＢＬ２’）と（ＢＬ３ 、ＢＬ３ ）に対してダミーメ
モリセル３７が配置されている。
ード線Ｄ Ｗ Ｌ ｏｓ、ＤＷＬ、２、Ｄ Ｗ Ｌ ０
２、Ｄ Ｗ Ｌ ＋ ３を４本配置する。ビット線の交
差部の左右に２本づつのダミーワード線を配置する。右
側の２本のダミーワード線Ｄ Ｗ Ｌ ０２、ＤｗＬｌ
、は右部のメモリセルアレイの両端に、左側の２本のダ
ミーワード線Ｄ Ｗ Ｌ Ｏ３、ＤＷＬ、２は左部のメ
モリセルアレイの両端に設けられている。各々のタミー
ワード線ＤＷＬＯ３、Ｄ Ｗ Ｌ ＋ ２、ＤＷＬ０２
、ＤＷＬ、、には、２対のビット線対に対して１個の割
合で、ダミーメモリセルが設けられている。ダミーワー
ド線Ｄ Ｗ Ｌ Ｏ２に関しては、２対のビット線対（
ＢＬｏ −ＢＬｏ ）と（ＢＬＩ 、ＢＬＩ ）に対し
て、ダミーメモリセル３０が設けられ、２対のビット線
対（ＢＬ２ 、ＢＬ２ ）と（ＢＬＩ、ＢＬ、）に対し
てダミーメモリセル３１が配置されている。ダミーワー
ド線Ｄ Ｗ Ｌ ＋ ３に関しては、２対のビット線対
（ＢＬｏ 、ＢＬｏ ）と（ＢＬ、、ＢＬＩ ）に対し
て、ダミーメモリセル３２が設けられ、２対のビット線
対（ＢＬ２ 、ＢＬ２ ）と（ＢＬ３ 、ＢＬ３ ）に
対してダミーメモリセル３３が配置されている。ダミー
ワード線ＤＷＬ、□に関しては、２対のビット線対（Ｂ
Ｌｏ、ＢＬｏ）と（ＢＬＩ 、ＢＬＩ ）に対して、ダ
ミーメモリセル３４が設けられ、２対のビット線対（Ｂ
Ｌ２、モリセル３５が配置されている。ダミーワード線
ＤＷＬＯ３に関しては、２対のビット線対（ＢＬｏ、Ｂ
ＬＯ）と（ＢＬｔ 、ＢＬｔ ）に対して、ダミーメモ
リセル３６が設けられ、２対のビット線対（ＢＬ２ 、
ＢＬ２’）と（ＢＬ３ 、ＢＬ３ ）に対してダミーメ
モリセル３７が配置されている。
このように配置されたＤＲＡＭによると、−本のワード
線が選択されると、必ず四本のダミーワード線のうちの
二本が選択される。第９図において、ワード線ＷＬ０が
選択されると、ダミーワード線ＤＷＬＯ２、Ｄ Ｗ Ｌ
Ｏ３が選択される。同様に、ワード線ＷＬ、が選択さ
れると、ダミーワード線ＤＷＬ、、、ＤＷＬ、２が選択
される。ワード線ＷＬ２が選択されると、ダミーワード
線ＤＷＬｏ２、ＤＷＬ、□が選択される。ワード線ＷＬ
、が選択されると、ダミーワード線Ｄ Ｗ Ｌ ｌ ３
、ＤＷＬ。、が選択される。
線が選択されると、必ず四本のダミーワード線のうちの
二本が選択される。第９図において、ワード線ＷＬ０が
選択されると、ダミーワード線ＤＷＬＯ２、Ｄ Ｗ Ｌ
Ｏ３が選択される。同様に、ワード線ＷＬ、が選択さ
れると、ダミーワード線ＤＷＬ、、、ＤＷＬ、２が選択
される。ワード線ＷＬ２が選択されると、ダミーワード
線ＤＷＬｏ２、ＤＷＬ、□が選択される。ワード線ＷＬ
、が選択されると、ダミーワード線Ｄ Ｗ Ｌ ｌ ３
、ＤＷＬ。、が選択される。
このような構成のＤＲＡＭによれば、隣接するビット線
間のキャパシタ・カップリングによるノイズの低減を図
ることができると共に、ダミーメモリセルの数を低下さ
せることができるので、ＤＲＡＭの集積度を向上できる
。更に、ダミーセルの数が少ないので、ダミーセル用の
電源を小さくできる。
間のキャパシタ・カップリングによるノイズの低減を図
ることができると共に、ダミーメモリセルの数を低下さ
せることができるので、ＤＲＡＭの集積度を向上できる
。更に、ダミーセルの数が少ないので、ダミーセル用の
電源を小さくできる。
第１０図を参照して、本発明の第９実施例を説明する。
この実施例は第８実施例に似ているが、各々のダミーワ
ード線ＤＷＬｏ、ＤＷＬ、、ＤＷＬ２、ＤＷＬ３には、
２対のビット線対に対して２個の割合で、ダミーメモリ
セルが設けられている。ダミーワード線ＤＷＬ、に関し
ては、２対のビット線対（ＢＬｏ 、ＢＬｏ ）と（Ｂ
Ｌ、、ＢＬ、）に対して、ダミーメモリセル３０ａ１３
０ｂが設けられ、２対のビット線対（ＢＬ２、ＢＬ２）
と（ＢＬ３ 、ＢＬ３ ）に対してダミーメモリセル３
１ａ、３１ｂが配置されている。ダミーワード線ＤＷＬ
、に関しては、２対のビット線対（ＢＬ、 、ＢＬｏ）
と（ＢＬＩ ＢＬＩ ）に対して、ダミーメモリセル
３２ａ、３２ｂが設けられ、２対のビット線対（ＢＬ２
、ＢＬ２）と（ＢＬ３ 、ＢＬ３ ）に対してダミーメ
モリセル３３ａ、３３ｂが配置されている。ダミーワー
ド線ＤＷＬ２に関しては、２対のビット線対（ＢＬｏ、
ＢＬｏ）と（ＢＬＩ 、ＢＬＩ ＞に対して、ダミーメ
モリセル３４ａ、３４ｂが設けられ、２対のビット線対
（ＢＬ２、ＢＬ２）と（ＢＬ３ 、ＢＬ３ ）に対して
ダミーメモリセル３５ａ、３５ｂが配置されている。ダ
ミーワード線ＤＷＬ３に関しては、２対のビット線対（
Ｂ Ｌｏ ＳＢ Ｌｏ ）と（ＢＬＩ 、ＢＬｉ ）に
対して、ダミーメモリセル３６ａ、３６ｂが設けられ、
２対のビット線対（ＢＬ２ 、ＢＬ２ ）と（ＢＬ３、
ＢＬ、）に対してダミーメモリセル３７ａ。
ード線ＤＷＬｏ、ＤＷＬ、、ＤＷＬ２、ＤＷＬ３には、
２対のビット線対に対して２個の割合で、ダミーメモリ
セルが設けられている。ダミーワード線ＤＷＬ、に関し
ては、２対のビット線対（ＢＬｏ 、ＢＬｏ ）と（Ｂ
Ｌ、、ＢＬ、）に対して、ダミーメモリセル３０ａ１３
０ｂが設けられ、２対のビット線対（ＢＬ２、ＢＬ２）
と（ＢＬ３ 、ＢＬ３ ）に対してダミーメモリセル３
１ａ、３１ｂが配置されている。ダミーワード線ＤＷＬ
、に関しては、２対のビット線対（ＢＬ、 、ＢＬｏ）
と（ＢＬＩ ＢＬＩ ）に対して、ダミーメモリセル
３２ａ、３２ｂが設けられ、２対のビット線対（ＢＬ２
、ＢＬ２）と（ＢＬ３ 、ＢＬ３ ）に対してダミーメ
モリセル３３ａ、３３ｂが配置されている。ダミーワー
ド線ＤＷＬ２に関しては、２対のビット線対（ＢＬｏ、
ＢＬｏ）と（ＢＬＩ 、ＢＬＩ ＞に対して、ダミーメ
モリセル３４ａ、３４ｂが設けられ、２対のビット線対
（ＢＬ２、ＢＬ２）と（ＢＬ３ 、ＢＬ３ ）に対して
ダミーメモリセル３５ａ、３５ｂが配置されている。ダ
ミーワード線ＤＷＬ３に関しては、２対のビット線対（
Ｂ Ｌｏ ＳＢ Ｌｏ ）と（ＢＬＩ 、ＢＬｉ ）に
対して、ダミーメモリセル３６ａ、３６ｂが設けられ、
２対のビット線対（ＢＬ２ 、ＢＬ２ ）と（ＢＬ３、
ＢＬ、）に対してダミーメモリセル３７ａ。
３７ｂが配置されている。
このような構成においては、一対のビット線がビット線
中央部で交差していても、正確なダミーメモリセルの選
択が可能となる。例えば、ワード線ＷＬ、が選択された
とき、ダミーワード線ＤＷＬＯを選択すれば良い。ビッ
ト線が交差する部分より反対側に存在するワード線ＷＬ
２を選択したときには、ダミーワード線ＤＷＬ２を選択
する。後者の場合、読みだしビット線は、ＢＬｏ。
中央部で交差していても、正確なダミーメモリセルの選
択が可能となる。例えば、ワード線ＷＬ、が選択された
とき、ダミーワード線ＤＷＬＯを選択すれば良い。ビッ
ト線が交差する部分より反対側に存在するワード線ＷＬ
２を選択したときには、ダミーワード線ＤＷＬ２を選択
する。後者の場合、読みだしビット線は、ＢＬｏ。
ＢＬ、であり、参照ビット線はＢＬｏＳＢＬ、となる。
この実施例では、メモリセルからデータを読み出す場合
、−本のダミーワード線を選択すれば良い。したがって
、選択手順が簡単である。しかし、このメリットの代わ
りに、ダミーメモリセルを、第８実施例より２倍多く設
ける必要がある。
、−本のダミーワード線を選択すれば良い。したがって
、選択手順が簡単である。しかし、このメリットの代わ
りに、ダミーメモリセルを、第８実施例より２倍多く設
ける必要がある。
［発明の効果］
本発明によると、少なくとも一対のビット線を交差（ツ
イスト）させているので、隣接するビット線間の容量結
合による影響を少なくでき、干渉ノイズを低減できる。
イスト）させているので、隣接するビット線間の容量結
合による影響を少なくでき、干渉ノイズを低減できる。
また、ダミーワード線およびダミーセルを選択的に配置
することにより、ツイスト状のビット線が存在しても、
ダイナミック型半導体装置を適切に動作させることがで
きる。
することにより、ツイスト状のビット線が存在しても、
ダイナミック型半導体装置を適切に動作させることがで
きる。
また、ダミーセルのある配置の仕方によると、ダミーセ
ルを少なくすることが可能であり、また他の方法による
と、ダミーワード線の選択本数を減らすことができる。
ルを少なくすることが可能であり、また他の方法による
と、ダミーワード線の選択本数を減らすことができる。
第１頭は本発明の第１実施例に係るＤＲＡＭの回路図：
第２図は本発明の第２実施例に係るＤ ＲＡ Ｍの回路
図； 第３図は本発明の第３実施例に係るＤ ＲＡ Ｍの回路
図； 第４図は上記第２実施列の変形例に係るＤＲＡＭの回路
図； 第５図は上記第４実施例の変形例に係るＤＲＡＭの回路
図； 第６図は上記第５実施例の変形例に係るＤＲＡＭの回路
図； 第７図は上記第６実施例の変形例に係るＤＲＡＭの回路
図；〜 第８図は上記第７実施例の変形例に係るＤＲＡＭの回路
図； 第９図は上記第８実施例の変形例に係るＤＲＡＭの回路
図； 第１０図は上記第９実施例の変形例に係るＤＲＡＭの回
路図； 第１１図は従来のＤＲＡＭの回路図； 第１２図はメモリセルの回路図； 第１３図はダミーメモリセルの回路図；第１４図は別の
ダミーセルの回路図； である。 ＢＬ、ＢＬｏ 、ＢＬｏ ５ＢＬＩ ＢＬＩ、ＢＬ
２、ＢＬ２、ＢＬ、、ＢＬ、−・・ビット線、ＷＬＳＷ
Ｌｏ。 ＷＬ、 、ＷＬ２ 、ＷＬ３・・・ワード線、ＤＷＬ。 Ｄ Ｗ Ｌ ｏ 、 Ｄ Ｗ Ｌ ｒ 、Ｄ Ｗ
Ｌ ２ 、Ｄ Ｗ Ｌ ３ ”’ダミーワード線、Ｓ
Ａｏ ５ＳＡＩ ＳＡ２ 、ＳＡＭ −センスアンプ
回路、１ないし２５・・・メモリセル、３０ないし３７
・・・ダミーメモリセル、φ□ｏ１ φＴ１、φＴ２、
φ〒３・・・制御信号
図； 第３図は本発明の第３実施例に係るＤ ＲＡ Ｍの回路
図； 第４図は上記第２実施列の変形例に係るＤＲＡＭの回路
図； 第５図は上記第４実施例の変形例に係るＤＲＡＭの回路
図； 第６図は上記第５実施例の変形例に係るＤＲＡＭの回路
図； 第７図は上記第６実施例の変形例に係るＤＲＡＭの回路
図；〜 第８図は上記第７実施例の変形例に係るＤＲＡＭの回路
図； 第９図は上記第８実施例の変形例に係るＤＲＡＭの回路
図； 第１０図は上記第９実施例の変形例に係るＤＲＡＭの回
路図； 第１１図は従来のＤＲＡＭの回路図； 第１２図はメモリセルの回路図； 第１３図はダミーメモリセルの回路図；第１４図は別の
ダミーセルの回路図； である。 ＢＬ、ＢＬｏ 、ＢＬｏ ５ＢＬＩ ＢＬＩ、ＢＬ
２、ＢＬ２、ＢＬ、、ＢＬ、−・・ビット線、ＷＬＳＷ
Ｌｏ。 ＷＬ、 、ＷＬ２ 、ＷＬ３・・・ワード線、ＤＷＬ。 Ｄ Ｗ Ｌ ｏ 、 Ｄ Ｗ Ｌ ｒ 、Ｄ Ｗ
Ｌ ２ 、Ｄ Ｗ Ｌ ３ ”’ダミーワード線、Ｓ
Ａｏ ５ＳＡＩ ＳＡ２ 、ＳＡＭ −センスアンプ
回路、１ないし２５・・・メモリセル、３０ないし３７
・・・ダミーメモリセル、φ□ｏ１ φＴ１、φＴ２、
φ〒３・・・制御信号
Claims (4)
- （１）折り返しビット線構造のビット線であって、複数
対のビット線でビット線単位を構成し、前記ビット線単
位のうちで少なくとも前記一対のビット線を構成する二
個のビット線は互いに交差するように配置されているビ
ット線と； 前記ビット線と交差する複数本のワード線と；前記ビッ
ト線単位内の前記ビット線の数だけ存在し、前記ワード
線に対して平行に設けられ、かつ前記ビット線と交差す
るダミーワード線と；前記ビット線と前記ワード線の交
点に選択的に配置されたメモリセルと； 前記各ビット線に一つづつ選択的に設けられたダミーセ
ルと； 前記ワード線のうちのあるワード線が選択されたとき、
前記ビット線単位内のビット線対の数だけ前記ダミーワ
ード線を選択的に選択する手段とからなることを特徴と
するダイナミック型半導体記憶装置。 - （２）前記ビット線単位を構成する隣接した二対のビッ
ト線対において、前記二対のビット線対のうちのあるビ
ット線対の一つのビット線が他方のビット線対の間に配
設されていることを特徴とする請求項（１）に記載のダ
イナミック型半導体記憶装置。 - （３）請求項（１）に記載のダイナミック型半導体記憶
装置が複数個従属接続され、互いに隣接するダイナミッ
ク型半導体記憶装置に対して前記ダミーワード線とダミ
ーセルとを共有しているいることを特徴とする請求項（
１）または（２）に記載のダイナミック型半導体記憶装
置。 - （４）折り返しビット線構造のビット線であって、複数
対のビット線でビット線単位を構成し、前記ビット線単
位のうちで少なくとも前記一対のビット線を構成する二
個のビット線は互いに交差するように配置されていて、
前記ビット線単位を構成する隣接した二対のビット線対
において、前記二対のビット線対のうちのあるビット線
対の一つのビット線が他方のビット線対の間に配設され
ているビット線と； 前記ビット線と交差する複数本のワード線と；前記ビッ
ト線単位内の前記ビット線の数だけ存在し、前記ワード
線に対して平行に設けられ、かつ前記ビット線と交差す
るダミーワード線と；前記ビット線と前記ワード線の交
点に選択的に配置されたメモリセルと； 前記ビット線単位内の前記ビット線の数の二倍の数だけ
前記各ビット線に選択的に設けられたダミーセルと； 前記ワード線のうちのあるワード線が選択されたとき、
前記ビット線単位内のビット線対の数の半分の前記ダミ
ーワード線を選択的に選択する手段とからなることを特
徴とするダイナミック型半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196736A JP2953708B2 (ja) | 1989-07-31 | 1989-07-31 | ダイナミック型半導体記憶装置 |
| US07/556,470 US5062077A (en) | 1989-07-31 | 1990-07-24 | Dynamic type semiconductor memory device |
| KR1019900011716A KR0153773B1 (ko) | 1989-07-31 | 1990-07-31 | 다이나믹형 반도체메모리장치 |
| DE4024295A DE4024295C2 (de) | 1989-07-31 | 1990-07-31 | Dynamische Halbleiterspeichervorrichtung |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147594A (ja) * | 1989-11-01 | 1991-06-24 | N M B Semiconductor:Kk | 半導体記憶装置 |
| JPH03171662A (ja) * | 1989-11-29 | 1991-07-25 | Sharp Corp | 信号線システム |
| US5732010A (en) * | 1992-09-22 | 1998-03-24 | Kabushiki Kaisha Toshiba | Dynamic random access memory device with the combined open/folded bit-line pair arrangement |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4034693A1 (de) * | 1990-10-31 | 1992-05-07 | Samsung Electronics Co Ltd | Halbleiterspeichervorrichtung |
| US5530953A (en) * | 1991-11-15 | 1996-06-25 | Yasuo Nagazumi | Apparatus for relocating spatial information for use in data exchange in a parallel processing environment |
| US5440506A (en) * | 1992-08-14 | 1995-08-08 | Harris Corporation | Semiconductor ROM device and method |
| JP2884962B2 (ja) * | 1992-10-30 | 1999-04-19 | 日本電気株式会社 | 半導体メモリ |
| JP3311059B2 (ja) * | 1993-01-28 | 2002-08-05 | 沖電気工業株式会社 | 半導体メモリ回路 |
| JP3365650B2 (ja) * | 1993-05-31 | 2003-01-14 | 沖電気工業株式会社 | 半導体メモリ装置 |
| JP2957388B2 (ja) * | 1993-08-03 | 1999-10-04 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶回路 |
| JP3440335B2 (ja) * | 1993-08-18 | 2003-08-25 | 日本テキサス・インスツルメンツ株式会社 | 半導体メモリ装置 |
| JP3110328B2 (ja) * | 1996-11-19 | 2000-11-20 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| KR100278656B1 (ko) * | 1998-05-12 | 2001-02-01 | 윤종용 | 트위스트된비트라인구조를갖는반도체메모리장치 |
| US6504246B2 (en) * | 1999-10-12 | 2003-01-07 | Motorola, Inc. | Integrated circuit having a balanced twist for differential signal lines |
| JP3381698B2 (ja) * | 2000-02-04 | 2003-03-04 | 日本電気株式会社 | 半導体記憶装置 |
| US6479851B1 (en) * | 2000-05-16 | 2002-11-12 | Hynix Semiconductor, Inc. | Memory device with divided bit-line architecture |
| RU2218611C2 (ru) * | 2001-08-14 | 2003-12-10 | Общество с ограниченной ответственностью "Сибэлком" | Каскадный интегральный модуль динамической памяти "сибл" |
| US6894231B2 (en) * | 2002-03-19 | 2005-05-17 | Broadcom Corporation | Bus twisting scheme for distributed coupling and low power |
| DE10229163B3 (de) * | 2002-06-28 | 2004-02-05 | Infineon Technologies Ag | Speicherbaustein mit gekreuzten Bitleitungen und Verfahren zum Auslesen |
| JP2004158802A (ja) * | 2002-11-08 | 2004-06-03 | Renesas Technology Corp | 半導体記憶装置 |
| JP2005122781A (ja) * | 2003-10-14 | 2005-05-12 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7319602B1 (en) * | 2004-07-01 | 2008-01-15 | Netlogic Microsystems, Inc | Content addressable memory with twisted data lines |
| US7944724B2 (en) * | 2009-04-28 | 2011-05-17 | Netlogic Microsystems, Inc. | Ternary content addressable memory having reduced leakage effects |
| US7920397B1 (en) | 2010-04-30 | 2011-04-05 | Netlogic Microsystems, Inc. | Memory device having bit line leakage compensation |
| US8743618B1 (en) * | 2012-11-15 | 2014-06-03 | Sandisk Technologies Inc. | Bit line resistance compensation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237291A (ja) * | 1987-03-24 | 1988-10-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6414793A (en) * | 1987-07-08 | 1989-01-18 | Mitsubishi Electric Corp | Semiconductor storage device |
| JPS6457494A (en) * | 1987-08-28 | 1989-03-03 | Mitsubishi Electric Corp | Semiconductor memory device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539073B2 (ja) * | 1974-12-25 | 1980-10-08 | ||
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
| JPS57208691A (en) * | 1981-06-15 | 1982-12-21 | Mitsubishi Electric Corp | Semiconductor memory |
| JPS6085492A (ja) * | 1983-10-17 | 1985-05-14 | Hitachi Ltd | ダイナミツクメモリ装置 |
| JPS6276761A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体装置 |
| CA1305255C (en) * | 1986-08-25 | 1992-07-14 | Joseph Lebowitz | Marching interconnecting lines in semiconductor integrated circuits |
| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
| JPS63183691A (ja) * | 1987-01-26 | 1988-07-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5014110A (en) * | 1988-06-03 | 1991-05-07 | Mitsubishi Denki Kabushiki Kaisha | Wiring structures for semiconductor memory device |
| JPH07109878B2 (ja) * | 1988-11-16 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置 |
| US5144583A (en) * | 1989-01-09 | 1992-09-01 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device with twisted bit-line structure |
-
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- 1989-07-31 JP JP1196736A patent/JP2953708B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-24 US US07/556,470 patent/US5062077A/en not_active Expired - Lifetime
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- 1990-07-31 DE DE4024295A patent/DE4024295C2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237291A (ja) * | 1987-03-24 | 1988-10-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6414793A (en) * | 1987-07-08 | 1989-01-18 | Mitsubishi Electric Corp | Semiconductor storage device |
| JPS6457494A (en) * | 1987-08-28 | 1989-03-03 | Mitsubishi Electric Corp | Semiconductor memory device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147594A (ja) * | 1989-11-01 | 1991-06-24 | N M B Semiconductor:Kk | 半導体記憶装置 |
| JPH03171662A (ja) * | 1989-11-29 | 1991-07-25 | Sharp Corp | 信号線システム |
| US5732010A (en) * | 1992-09-22 | 1998-03-24 | Kabushiki Kaisha Toshiba | Dynamic random access memory device with the combined open/folded bit-line pair arrangement |
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