JPH0362568A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0362568A JPH0362568A JP1196569A JP19656989A JPH0362568A JP H0362568 A JPH0362568 A JP H0362568A JP 1196569 A JP1196569 A JP 1196569A JP 19656989 A JP19656989 A JP 19656989A JP H0362568 A JPH0362568 A JP H0362568A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、半導体装置澄の製造方法に関し、特に、高性
能のＢｉＣＭＯＳＬＳＩを実現可能な半導体素子構造を
容易かつ高い精度で形成できる半導体装置の製造方法に
関する。 〔従来の技術〕 従来の半導体装置は、電子情報通信学会集積回路研究会
１９８７年（ＩＣＤ８７−３３） に記載されているよ
うに、バイポーラトランジスタ（以下、Ｂｉｐと略）、
ｎチャネル型ＭＯＳトランジスタ（以下ｎ Ｍ ＯＳと
略）、および、ｐチャネル型ＭＯＳトランジスタ（以下
ｐＭＯ３と略）から構成されていた（第２図参ｌ照）。 以下、第２図を用いて、上記従来装置の製造方法につい
て述べる、始めに、ｐ型基板の一部にＮ型埋込層を形威
し、引き続き、ｐ型エピタキシャル層を成長させる。こ
の後、Ｎウェルを形成し１選択酸化を行ない素子分離を
する。次に、コレクタの引上げ部を形成し、チャネルイ
ンプラを行なう。この後、ゲート電極を形成し、＃４Ａ
縁膜を堆積後、ｎＭＯ８，９ＭＯ８のソース、ドレイン
拡散層を形威し、引き続き、Ｂｉｐのベース、エミッタ
拡散層を形成する。この後、コンタクト穴を開孔後、配
線を形成し、第２図に示すＢｉＣＭＯＳＬＳＩが完成す
る。 以上の製造方法で説明したように、従来の半導体装置で
は、始めにｌＭＯＳトランジスタを形成した後に、バイ
ポーラトランジスタを形成していることを特徴としてい
る。また、エミッタ拡散層の深さｘｊＥ（Ｂｉ ｐ）が
０．１５ μｍであるのに対して、ｎ Ｍ ＯＳのソー
ス、ドレイン拡散層の深さは０．２０μｍ、９ＭＯ８の
ソース、ドレイン拡散層の深さは０．３５μｍであり、
ｘｊ （ＣＭＯ８）＞ｘｊＥ（Ｂｉ ｐ）なる関係が成
立していることか多かった。 〔発明が解決しようとする課題〕 上記従来技術では、素子を微細化した際に、ＭＯＳトラ
ンジスタの特性が劣化し、高集積のＢｉＣＭＯＳＬＳＩ
が実現できない、といった問題点があった。さらに、ｘ
ｊ（ＭＯＳ）＞ｘｊｅ（Ｂｉｐ）の関係を保ったまま、
素子を微細化すると、バイポーラトランジスタの特性が
劣化し、高性能のＢｉＣＭＯ３ＬＳＩが実現できない、
といった問題点があった。 本発明は、上記従来技術の欠点を除去した高性能・高集
積のＢｉＣＭＯＳ半導体装置を比較的簡単な工程でこれ
を実現することのできる製造方法を提供することにある
。 〔課題を解決するための手段〕 上記の目的を達成するために、本発明では、バイポーラ
トランジスタのエミッタ拡散層を形成した後に、ＭＯＳ
トランジスタのソース、ドレイン拡散層を形成した。ま
た、ｘｊＥ（Ｂｊｐ）とｊ （ＭＯＳ）の関係を逆転し
、常に、Ｘｊ（ＭＯＳ）≦ｘｊＥ（Ｂｉｐ）≦０．１５
μｍとなるように素子を設計した。 一般に、拡散層の深さｘｊは、シリコン中の不純物の拡
散係数をＤ、拡散時間をｔとすると、ｖ７″Ｄｔで表わ
される。また、比例定数をり。、絶対温度をＴ、ボルツ
マン定数をｋ、活性化エネルギをＥとすると、Ｄ＝Ｄ、
ｅｘρ（−１キ）で表わされる。すなわち、拡散時間を
一定とした場合、ｘｊは熱処理温度が低い程、小さくな
る。 ところで、素子の高集積化に伴い、ＭＯＳトランジスタ
、および、バイポーラトランジスタの両者を微細化する
必要がある。しかし、従来技術でＭＯＳトランジスタを
微細化すると、ソース、ドレイン拡散層と空乏層が接触
し、パンチスルーが発生する。このため、素子の平面寸
法の縮小に比例して、Ｘｊを小さくする必要があり、熱
処理温度の低温化は必須である。一方、バイポーラトラ
ンジスタの特性は、縦方向の不純物分布で決まり、ｘｊ
を小さくする必要はない。また、熱処理温度すなわち、
現在のプレーナ技術では、ベース拡散層を形成後に、エ
ミッタ拡散層を形成するために、ベース幅は、両者の拡
散層の深さの差で決められている。しかし、熱処理温度
を、特に、８５０℃以下にすると、ベース拡散層に含ま
れるボロンの拡散係数と、エミッタ拡散層に含まれるヒ
素の拡散係数の差が拡がり、ベース幅が広くなり、トラ
ンジスタの特性が劣化する。すなわち、熱処理温度の低
温化には限界がある。このため、本発明ではバイポーラ
トランジスタのエミッタ拡散層を９００℃以上の熱処理
温度が形成後に、ＭＯＳトランジスタのソース、ドレイ
ン拡散層を８５０℃以下の熱処理温度で形成することに
より、高集積・高性能のＢｉＣＭＯＳＬＳＩを得ること
ができる。また、ｘｊ（ＭＯＳ）≦ｘｊＥ（Ｂ ｉ ｐ
）≦０、■５μｍとすることにより、高集積のＭＯＳト
ランジスタと高性能のバイポーラトランジスタを同時に
形成できる。さらに、微細化に伴ないＭＯＳトランジス
タのゲート酸化膜厚も薄くする必要がある。従来技術で
は、ゲート酸化膜厚は２５ｎｍであるが、今後は、ゲー
ト酸化膜厚は１０ｎｍ以下となる。このため、バイポー
ラトランジスタ形成後に、ＭＯＳトランジスタを形成す
ることにより、ゲート酸化膜厚の一層の高品質化が実現
でき、高集積・高性能のＢｉＣＭＯＳＬＳＩを形成でき
る。 〔作用〕 バイポーラのエミッタ拡散層を形成後に、ＭＯＳトラン
ジスタのソース、ドレイン拡散層を形成することにより
、ＭＯＳトランジ゛スタ形成時の熱処理温度をエミッタ
形成時の熱処理温度よりも低温化でき、ｘｊ（ＭＯＳ）
を０．１３μｍ以下とすることができる。また、ｘｊ（
ＭＯＳ）≦ｘｊＥ（Ｂｉｐ）≦０．１５ μｍとするこ
とにより、ｘｊＥ（Ｂｉｐ）を０．１５ μｍ以下に保
ちながら素子の微細化が可能である 〔実施例〕 以下、本発明の一実施例を第１図、および、第３図〜第
８図を用いて説明する。
能のＢｉＣＭＯＳＬＳＩを実現可能な半導体素子構造を
容易かつ高い精度で形成できる半導体装置の製造方法に
関する。 〔従来の技術〕 従来の半導体装置は、電子情報通信学会集積回路研究会
１９８７年（ＩＣＤ８７−３３） に記載されているよ
うに、バイポーラトランジスタ（以下、Ｂｉｐと略）、
ｎチャネル型ＭＯＳトランジスタ（以下ｎ Ｍ ＯＳと
略）、および、ｐチャネル型ＭＯＳトランジスタ（以下
ｐＭＯ３と略）から構成されていた（第２図参ｌ照）。 以下、第２図を用いて、上記従来装置の製造方法につい
て述べる、始めに、ｐ型基板の一部にＮ型埋込層を形威
し、引き続き、ｐ型エピタキシャル層を成長させる。こ
の後、Ｎウェルを形成し１選択酸化を行ない素子分離を
する。次に、コレクタの引上げ部を形成し、チャネルイ
ンプラを行なう。この後、ゲート電極を形成し、＃４Ａ
縁膜を堆積後、ｎＭＯ８，９ＭＯ８のソース、ドレイン
拡散層を形威し、引き続き、Ｂｉｐのベース、エミッタ
拡散層を形成する。この後、コンタクト穴を開孔後、配
線を形成し、第２図に示すＢｉＣＭＯＳＬＳＩが完成す
る。 以上の製造方法で説明したように、従来の半導体装置で
は、始めにｌＭＯＳトランジスタを形成した後に、バイ
ポーラトランジスタを形成していることを特徴としてい
る。また、エミッタ拡散層の深さｘｊＥ（Ｂｉ ｐ）が
０．１５ μｍであるのに対して、ｎ Ｍ ＯＳのソー
ス、ドレイン拡散層の深さは０．２０μｍ、９ＭＯ８の
ソース、ドレイン拡散層の深さは０．３５μｍであり、
ｘｊ （ＣＭＯ８）＞ｘｊＥ（Ｂｉ ｐ）なる関係が成
立していることか多かった。 〔発明が解決しようとする課題〕 上記従来技術では、素子を微細化した際に、ＭＯＳトラ
ンジスタの特性が劣化し、高集積のＢｉＣＭＯＳＬＳＩ
が実現できない、といった問題点があった。さらに、ｘ
ｊ（ＭＯＳ）＞ｘｊｅ（Ｂｉｐ）の関係を保ったまま、
素子を微細化すると、バイポーラトランジスタの特性が
劣化し、高性能のＢｉＣＭＯ３ＬＳＩが実現できない、
といった問題点があった。 本発明は、上記従来技術の欠点を除去した高性能・高集
積のＢｉＣＭＯＳ半導体装置を比較的簡単な工程でこれ
を実現することのできる製造方法を提供することにある
。 〔課題を解決するための手段〕 上記の目的を達成するために、本発明では、バイポーラ
トランジスタのエミッタ拡散層を形成した後に、ＭＯＳ
トランジスタのソース、ドレイン拡散層を形成した。ま
た、ｘｊＥ（Ｂｊｐ）とｊ （ＭＯＳ）の関係を逆転し
、常に、Ｘｊ（ＭＯＳ）≦ｘｊＥ（Ｂｉｐ）≦０．１５
μｍとなるように素子を設計した。 一般に、拡散層の深さｘｊは、シリコン中の不純物の拡
散係数をＤ、拡散時間をｔとすると、ｖ７″Ｄｔで表わ
される。また、比例定数をり。、絶対温度をＴ、ボルツ
マン定数をｋ、活性化エネルギをＥとすると、Ｄ＝Ｄ、
ｅｘρ（−１キ）で表わされる。すなわち、拡散時間を
一定とした場合、ｘｊは熱処理温度が低い程、小さくな
る。 ところで、素子の高集積化に伴い、ＭＯＳトランジスタ
、および、バイポーラトランジスタの両者を微細化する
必要がある。しかし、従来技術でＭＯＳトランジスタを
微細化すると、ソース、ドレイン拡散層と空乏層が接触
し、パンチスルーが発生する。このため、素子の平面寸
法の縮小に比例して、Ｘｊを小さくする必要があり、熱
処理温度の低温化は必須である。一方、バイポーラトラ
ンジスタの特性は、縦方向の不純物分布で決まり、ｘｊ
を小さくする必要はない。また、熱処理温度すなわち、
現在のプレーナ技術では、ベース拡散層を形成後に、エ
ミッタ拡散層を形成するために、ベース幅は、両者の拡
散層の深さの差で決められている。しかし、熱処理温度
を、特に、８５０℃以下にすると、ベース拡散層に含ま
れるボロンの拡散係数と、エミッタ拡散層に含まれるヒ
素の拡散係数の差が拡がり、ベース幅が広くなり、トラ
ンジスタの特性が劣化する。すなわち、熱処理温度の低
温化には限界がある。このため、本発明ではバイポーラ
トランジスタのエミッタ拡散層を９００℃以上の熱処理
温度が形成後に、ＭＯＳトランジスタのソース、ドレイ
ン拡散層を８５０℃以下の熱処理温度で形成することに
より、高集積・高性能のＢｉＣＭＯＳＬＳＩを得ること
ができる。また、ｘｊ（ＭＯＳ）≦ｘｊＥ（Ｂ ｉ ｐ
）≦０、■５μｍとすることにより、高集積のＭＯＳト
ランジスタと高性能のバイポーラトランジスタを同時に
形成できる。さらに、微細化に伴ないＭＯＳトランジス
タのゲート酸化膜厚も薄くする必要がある。従来技術で
は、ゲート酸化膜厚は２５ｎｍであるが、今後は、ゲー
ト酸化膜厚は１０ｎｍ以下となる。このため、バイポー
ラトランジスタ形成後に、ＭＯＳトランジスタを形成す
ることにより、ゲート酸化膜厚の一層の高品質化が実現
でき、高集積・高性能のＢｉＣＭＯＳＬＳＩを形成でき
る。 〔作用〕 バイポーラのエミッタ拡散層を形成後に、ＭＯＳトラン
ジスタのソース、ドレイン拡散層を形成することにより
、ＭＯＳトランジ゛スタ形成時の熱処理温度をエミッタ
形成時の熱処理温度よりも低温化でき、ｘｊ（ＭＯＳ）
を０．１３μｍ以下とすることができる。また、ｘｊ（
ＭＯＳ）≦ｘｊＥ（Ｂｉｐ）≦０．１５ μｍとするこ
とにより、ｘｊＥ（Ｂｉｐ）を０．１５ μｍ以下に保
ちながら素子の微細化が可能である 〔実施例〕 以下、本発明の一実施例を第１図、および、第３図〜第
８図を用いて説明する。
【末流例１】
本実施例では、シングル・ドレイン構造のＭＯＳトラン
ジスタ有する半導体装置に、本発明を適用したものであ
る。 初めに、第３図に示すように、ｐ型シリコン基板１の一
部にｎ型埋込層２を形成し、エピタキシャル層を成長さ
せる。次に、上記エピタキシャル層の表面に二酸化シリ
コン６を形成し、ＢｉｐおよびｐＭＯ５を形成する部分
にリンを打込み、また、ｎ Ｍ ＯＳを形成する部分に
ボロンを打込み、Ｎウェル３，５．および、ｐウェル４
を形成する。 次に、第４図で、選択酸化を行ない、二酸化シリコン７
を形成し、素子分離を行なう。この後、第５図で、コレ
クタ引出し部にリンを打込み、９５０℃で熱処理を行な
いｎ型拡散層８を形成する。さらに、ベース領域にボロ
ンを打込み、９００℃で熱処理を行ないｐ型拡１！ＩＭ
９を形成する。次に、二酸化シリコン６の一部に開孔部
を設け、ｎ型多結晶シリコン１１を堆積後、９００℃で
熱処理を行ない、エミッタ領域のｎ型拡散層１０を形成
する。次に、第６図で、ｎ型多結晶シリコン■２と二酸
化シリコン１３からなるゲート電極を形成する。さらに
、ｎ Ｍ ＯＳ部にヒ素を、また、ｐＭＯ８部にボロン
を打込み、８５０℃で熱処理を行なうことにより、各々
、ｎ型拡散層１４とｎ型拡散層１５を形成した。最後に
、第１図に示すように、ゲート電極の側壁に二酸化シリ
コン１６を形成し、本発明のＢｉＣＭＯＳＬＳＩを完成
させた。尚、第７図に、本実施例で適用した熱処理温度
の推移を示す。ＭＯＳトランジスタを、バイポーラトラ
ンジスタの後で形成したために、ｘ ｊ （ｎ Ｍ
ＯＳ ） ＝ Ｏ、↓２μｍ、ｘｊ （ｐＭＯ８）＝０
．１３μｍ、ｘｊａ（Ｂｉｐ）＝０．１５μｍが実現で
きｘｊ（ＭＯＳ）≦ｘｊＨ（Ｂｉｐ）≦０．１５ μｍ
となった。また、第８図に、電界緩和型（ＬＤＤ）ＭＯ
Ｓ トランジスタに、本発明を適用した例を示す。本例
においても、ＭＯＳトランジスタをバイポーラトランジ
スタの後に形成したために、ｘｊ（ＭＯＳ）≦ｘｊＨ（
Ｂｉｐ）５０．１５μｍとなった。もちろん、従来技術
においても、イオン打込み時の加速電圧を調整すること
により、例えば、ｘｊ（ＭＯＳ）＝０．３μｍ、ｘｊｐ
（Ｉ３ｉ ｐ）＝０．４μｍとすることも可能である
。しかし、ｘｊＥ（Ｂｉｐ）が０．１５μｍ以上である
と、バイポーラトランジスタの直流・交流特性が著しく
劣化し、高性能のＢｉＣＭＯ３ＬＳＩを得ることは不可
能である。さらに、従来技術では、ＭＯＳトランジスタ
形成後に、バイポーラトランジスタを形成するために、
９００℃以上の熱処理が加わり、０．２０μｍ以下のソ
ース、ドレイン拡散層を得ることは不可能である。この
ため、第２の実施例で述べるような最小加工寸法０．３
μｍを用いたＢｉＣＭＯ３ＬＳＩに適用可能な高性能Ｍ
ＯＳトランジスタを形成することは不可能である。尚、
上記の実施例において、ｎ Ｍ ＯＳをＬＤＤ構造、お
よび、ｐＭＯ３をシングル・ドレイン構造、または、そ
の逆に、ｎ Ｍ ＯＳをシングルドレイン構造、および
、ＰＭＯ８をＬＤＤ構造としても、本発明が適用可能で
あることは言うまでもない。また、本例コン基板も、も
ちろん、適用可能である。
ジスタ有する半導体装置に、本発明を適用したものであ
る。 初めに、第３図に示すように、ｐ型シリコン基板１の一
部にｎ型埋込層２を形成し、エピタキシャル層を成長さ
せる。次に、上記エピタキシャル層の表面に二酸化シリ
コン６を形成し、ＢｉｐおよびｐＭＯ５を形成する部分
にリンを打込み、また、ｎ Ｍ ＯＳを形成する部分に
ボロンを打込み、Ｎウェル３，５．および、ｐウェル４
を形成する。 次に、第４図で、選択酸化を行ない、二酸化シリコン７
を形成し、素子分離を行なう。この後、第５図で、コレ
クタ引出し部にリンを打込み、９５０℃で熱処理を行な
いｎ型拡散層８を形成する。さらに、ベース領域にボロ
ンを打込み、９００℃で熱処理を行ないｐ型拡１！ＩＭ
９を形成する。次に、二酸化シリコン６の一部に開孔部
を設け、ｎ型多結晶シリコン１１を堆積後、９００℃で
熱処理を行ない、エミッタ領域のｎ型拡散層１０を形成
する。次に、第６図で、ｎ型多結晶シリコン■２と二酸
化シリコン１３からなるゲート電極を形成する。さらに
、ｎ Ｍ ＯＳ部にヒ素を、また、ｐＭＯ８部にボロン
を打込み、８５０℃で熱処理を行なうことにより、各々
、ｎ型拡散層１４とｎ型拡散層１５を形成した。最後に
、第１図に示すように、ゲート電極の側壁に二酸化シリ
コン１６を形成し、本発明のＢｉＣＭＯＳＬＳＩを完成
させた。尚、第７図に、本実施例で適用した熱処理温度
の推移を示す。ＭＯＳトランジスタを、バイポーラトラ
ンジスタの後で形成したために、ｘ ｊ （ｎ Ｍ
ＯＳ ） ＝ Ｏ、↓２μｍ、ｘｊ （ｐＭＯ８）＝０
．１３μｍ、ｘｊａ（Ｂｉｐ）＝０．１５μｍが実現で
きｘｊ（ＭＯＳ）≦ｘｊＨ（Ｂｉｐ）≦０．１５ μｍ
となった。また、第８図に、電界緩和型（ＬＤＤ）ＭＯ
Ｓ トランジスタに、本発明を適用した例を示す。本例
においても、ＭＯＳトランジスタをバイポーラトランジ
スタの後に形成したために、ｘｊ（ＭＯＳ）≦ｘｊＨ（
Ｂｉｐ）５０．１５μｍとなった。もちろん、従来技術
においても、イオン打込み時の加速電圧を調整すること
により、例えば、ｘｊ（ＭＯＳ）＝０．３μｍ、ｘｊｐ
（Ｉ３ｉ ｐ）＝０．４μｍとすることも可能である
。しかし、ｘｊＥ（Ｂｉｐ）が０．１５μｍ以上である
と、バイポーラトランジスタの直流・交流特性が著しく
劣化し、高性能のＢｉＣＭＯ３ＬＳＩを得ることは不可
能である。さらに、従来技術では、ＭＯＳトランジスタ
形成後に、バイポーラトランジスタを形成するために、
９００℃以上の熱処理が加わり、０．２０μｍ以下のソ
ース、ドレイン拡散層を得ることは不可能である。この
ため、第２の実施例で述べるような最小加工寸法０．３
μｍを用いたＢｉＣＭＯ３ＬＳＩに適用可能な高性能Ｍ
ＯＳトランジスタを形成することは不可能である。尚、
上記の実施例において、ｎ Ｍ ＯＳをＬＤＤ構造、お
よび、ｐＭＯ３をシングル・ドレイン構造、または、そ
の逆に、ｎ Ｍ ＯＳをシングルドレイン構造、および
、ＰＭＯ８をＬＤＤ構造としても、本発明が適用可能で
あることは言うまでもない。また、本例コン基板も、も
ちろん、適用可能である。
【実施例２】
第９図〜第１７図を用いて、本発明の他の実施例を示す
。本例では、第９図（ａ）のダイナミックメモリセル（
ＩＴｒｓ、＋ＩＣａｐ）に本発明を適用したが、同図（
ｂ）に示すスタティックメモリセルにも、もちろん、適
用可能である。さらに、リードオンリメモリセルを用い
たＬＳＩに限定されることなく、チップ内にＭＯＳとバ
イポーラトランジスタを共存させたＢｉＣＭＯＳＬＳＩ
に広く適用可能である。また、以下の説明では、メモリ
セルがｎ Ｍ ＯＳ、周辺が９ＭＯ８、および、Ｂｉｐ
から構成されるＢｉＣＭＯＳＤＲＡＭの場合を記述する
が、メモリセルが複数個のｎＭ○Ｓと９ＭＯ８，および
、周辺が複数個のｎ Ｍ ＯＳとｐＭＯ３から構成され
るＤＲＡＭメモリセルの場合にも１本発明は適用可能で
ある。 始めに５第１０図〜第１２図に、本発明を用いて製造し
たＢｉＣＭＯ３回路の１例を示す。第ＥＣＬインタフェ
ースの入力回路、第１２図は、ＥＣＬインターフェース
の出力回路の一例を示している。第１０図において、メ
モリ等の集積度を上げるために、電圧降下回路Ｌ□ある
いはＬ２により、電源電圧より下げた電圧で、ゲート長
０．５μｍ以下の近耐圧微細ＭＯＳトランジスタを用い
たメモリセル、あるいは、デユーダ等の論理回路を動作
させる。また、入力回路、出力回路で、外部ＥＣＬ、あ
るいは、ＴＴＬ信号とチップ内信号とのレベル変換を行
なっている。この様にして。 入出力インターフェースは従来と同じまま、高集積で高
速のＢｉＣＭＯＳＬＳＩを構成できる。 もちろん、入出力インタフェースとして、ＣＭＯＳイン
タフェースも適用できる。また、電源電圧が、微細ＭＯ
８の耐圧より低い場合は、第１０図の電圧降下回路Ｌ１
．Ｌ、を省略して、ＢｉＣＭＯ３ＬＳＩを構成すること
もできる。 次に、上記半導体装置の製造方法の一例を、第１３図〜
第１６図を用いて述べる。初めに、第■３図で、Ｐ型シ
リコン基板２１の一部にｎ型拡散層２２およびｐ型拡散
Ｈ２６を形成し、その後、エピタキシャル層を成長させ
る。次に、イオン打込み法を用いて、ｎウェル２３．２
７とｐウェル２８を形成し、引き続き、選択酸化を行な
い、素子分離用の二酸化シリコン２４を形成する。この
後、表面に二酸化シリコン２５を形成する。次に、第１
４図で、まず、コレクタ引出し用のｎ型拡散層２９を形
威し、さらに、ベース用のｎ型拡散層３０を形成する。 この後、周辺ｐＭＯ３とメモリセルｎ Ｍ ＯＳのゲー
ト電極を加工する。始めに、第１３図での二酸化シリコ
ン２５の一部を除去し、ゲート酸化膜３３を形成する。 膜厚は約６．５ｎｍである。この後、ｎ型多結晶シリコ
ン３４と二酸化シリコン３５を堆積し、上記２層膜を高
精度ホトリソグラフィー技術とドライエツチング技術を
用いて、加工する。本例では、ｎ Ｍ ＯＳのゲート長
は０．３ｐｍであり、ｐ’ＭＯ８のゲート長は０．４μ
ｍである。この後、ゲート端部を利用して、ｎ Ｍ Ｏ
Ｓ部にｎ型拡散Ｎ３８を形成する。 次に、ｎ型多晶シリコン３１．４０を堆積してパターニ
ング後、９００℃で熱処理を行ない、Ｂｉｐ部にエミッ
タ用のｎ型拡散層３２とｎ Ｍ Ｏ８部にｎ型拡散層３
９を同時に形成する。この後、ｐＭＯ８部に、ｎ型拡散
層３７を形成する。尚、上記の実施例では、ｎ型拡散層
３２と３９を同時に形成したが、エミッタ部のｎ型拡散
層３２を先に形威し、その後、ｎ Ｍ ＯＳ部のｎ型拡
散ＪｒＩ３９を形成することも、もちろん可能である。 この場合、ｎＭＯ８部のｘｊ（ＭＯＳ）をバイポーラ部
のＸｊＥ（Ｂ ｉ ｐ）よりも浅くでき、ＭＯＳトラン
ジスタの一層の短チヤネル化が実現できる。次に、第１
５図で、素子表面に二酸化シリコン４１を堆積後、メモ
リセル部の二酸化シリコン４１を除去し、ｎ型多結晶シ
リコン４２を形成する。この後、８５０℃で熱処理を行
ない、ｎ型拡散層４６を形成する。次に、絶縁膜４３、
金属配線４４から構成される電荷蓄積容量を形成する。 本例では、絶縁膜４３として五酸化タンタル、また、金
属配線４４としてタングステンを用いたが、もちろん、
他の材料も適用可能である。次に、第１６図で、二酸化
シリコン４５を堆積し、コンタクト穴を開孔し、電極を
形成することにより、本発明のＢｉＣＭＯＳＬＳＩが完
成する。第１７図は、上記Ｂ１ＣＭＯＳ ＬＳＩの主
要構成部品である（ａ）Ｂｉｐ部、（ｂ）メモリセルの
ｎ Ｍ ＯＳ部、および、（ｃ）周辺ｐＭＯｓ部の拡大
図を示す。Ｂｉｐのエミッタ拡散層を形成後に、ＭＯＳ
トランジスタのソース、ドレイン拡散層を形成したため
に、ｘ ｊＥ（Ｂ ｉ ｐ） ＝０．１２ ｐｍｘｊ
（ｎＭＯｓ）＝０．１０μｍ、および、ｘｊ（ｐＭＯ３
） ＝０．１２μｍとなり、ｘｊ（ＭＯＳ）≦ｘｊＥ（
Ｂｉｐ）＝≦０．１５μｍが実現できた。
。本例では、第９図（ａ）のダイナミックメモリセル（
ＩＴｒｓ、＋ＩＣａｐ）に本発明を適用したが、同図（
ｂ）に示すスタティックメモリセルにも、もちろん、適
用可能である。さらに、リードオンリメモリセルを用い
たＬＳＩに限定されることなく、チップ内にＭＯＳとバ
イポーラトランジスタを共存させたＢｉＣＭＯＳＬＳＩ
に広く適用可能である。また、以下の説明では、メモリ
セルがｎ Ｍ ＯＳ、周辺が９ＭＯ８、および、Ｂｉｐ
から構成されるＢｉＣＭＯＳＤＲＡＭの場合を記述する
が、メモリセルが複数個のｎＭ○Ｓと９ＭＯ８，および
、周辺が複数個のｎ Ｍ ＯＳとｐＭＯ３から構成され
るＤＲＡＭメモリセルの場合にも１本発明は適用可能で
ある。 始めに５第１０図〜第１２図に、本発明を用いて製造し
たＢｉＣＭＯ３回路の１例を示す。第ＥＣＬインタフェ
ースの入力回路、第１２図は、ＥＣＬインターフェース
の出力回路の一例を示している。第１０図において、メ
モリ等の集積度を上げるために、電圧降下回路Ｌ□ある
いはＬ２により、電源電圧より下げた電圧で、ゲート長
０．５μｍ以下の近耐圧微細ＭＯＳトランジスタを用い
たメモリセル、あるいは、デユーダ等の論理回路を動作
させる。また、入力回路、出力回路で、外部ＥＣＬ、あ
るいは、ＴＴＬ信号とチップ内信号とのレベル変換を行
なっている。この様にして。 入出力インターフェースは従来と同じまま、高集積で高
速のＢｉＣＭＯＳＬＳＩを構成できる。 もちろん、入出力インタフェースとして、ＣＭＯＳイン
タフェースも適用できる。また、電源電圧が、微細ＭＯ
８の耐圧より低い場合は、第１０図の電圧降下回路Ｌ１
．Ｌ、を省略して、ＢｉＣＭＯ３ＬＳＩを構成すること
もできる。 次に、上記半導体装置の製造方法の一例を、第１３図〜
第１６図を用いて述べる。初めに、第■３図で、Ｐ型シ
リコン基板２１の一部にｎ型拡散層２２およびｐ型拡散
Ｈ２６を形成し、その後、エピタキシャル層を成長させ
る。次に、イオン打込み法を用いて、ｎウェル２３．２
７とｐウェル２８を形成し、引き続き、選択酸化を行な
い、素子分離用の二酸化シリコン２４を形成する。この
後、表面に二酸化シリコン２５を形成する。次に、第１
４図で、まず、コレクタ引出し用のｎ型拡散層２９を形
威し、さらに、ベース用のｎ型拡散層３０を形成する。 この後、周辺ｐＭＯ３とメモリセルｎ Ｍ ＯＳのゲー
ト電極を加工する。始めに、第１３図での二酸化シリコ
ン２５の一部を除去し、ゲート酸化膜３３を形成する。 膜厚は約６．５ｎｍである。この後、ｎ型多結晶シリコ
ン３４と二酸化シリコン３５を堆積し、上記２層膜を高
精度ホトリソグラフィー技術とドライエツチング技術を
用いて、加工する。本例では、ｎ Ｍ ＯＳのゲート長
は０．３ｐｍであり、ｐ’ＭＯ８のゲート長は０．４μ
ｍである。この後、ゲート端部を利用して、ｎ Ｍ Ｏ
Ｓ部にｎ型拡散Ｎ３８を形成する。 次に、ｎ型多晶シリコン３１．４０を堆積してパターニ
ング後、９００℃で熱処理を行ない、Ｂｉｐ部にエミッ
タ用のｎ型拡散層３２とｎ Ｍ Ｏ８部にｎ型拡散層３
９を同時に形成する。この後、ｐＭＯ８部に、ｎ型拡散
層３７を形成する。尚、上記の実施例では、ｎ型拡散層
３２と３９を同時に形成したが、エミッタ部のｎ型拡散
層３２を先に形威し、その後、ｎ Ｍ ＯＳ部のｎ型拡
散ＪｒＩ３９を形成することも、もちろん可能である。 この場合、ｎＭＯ８部のｘｊ（ＭＯＳ）をバイポーラ部
のＸｊＥ（Ｂ ｉ ｐ）よりも浅くでき、ＭＯＳトラン
ジスタの一層の短チヤネル化が実現できる。次に、第１
５図で、素子表面に二酸化シリコン４１を堆積後、メモ
リセル部の二酸化シリコン４１を除去し、ｎ型多結晶シ
リコン４２を形成する。この後、８５０℃で熱処理を行
ない、ｎ型拡散層４６を形成する。次に、絶縁膜４３、
金属配線４４から構成される電荷蓄積容量を形成する。 本例では、絶縁膜４３として五酸化タンタル、また、金
属配線４４としてタングステンを用いたが、もちろん、
他の材料も適用可能である。次に、第１６図で、二酸化
シリコン４５を堆積し、コンタクト穴を開孔し、電極を
形成することにより、本発明のＢｉＣＭＯＳＬＳＩが完
成する。第１７図は、上記Ｂ１ＣＭＯＳ ＬＳＩの主
要構成部品である（ａ）Ｂｉｐ部、（ｂ）メモリセルの
ｎ Ｍ ＯＳ部、および、（ｃ）周辺ｐＭＯｓ部の拡大
図を示す。Ｂｉｐのエミッタ拡散層を形成後に、ＭＯＳ
トランジスタのソース、ドレイン拡散層を形成したため
に、ｘ ｊＥ（Ｂ ｉ ｐ） ＝０．１２ ｐｍｘｊ
（ｎＭＯｓ）＝０．１０μｍ、および、ｘｊ（ｐＭＯ３
） ＝０．１２μｍとなり、ｘｊ（ＭＯＳ）≦ｘｊＥ（
Ｂｉｐ）＝≦０．１５μｍが実現できた。
【実施例３】
本発明のもう一つの実施例を第１８図に示す。
本例は、シリコン溝に電荷を蓄積させるダイナミックメ
モリセルに、本発明を適用した。電荷は。 ｎ型拡散層５４、二酸化シリコン５２、絶縁膜５３、お
よびｎ型多結晶シリコン５５で構成され荷蓄積用のシリ
コン溝を、バイポーラトランジスタの素子分離溝と共用
できる。このため、バイポーラトランジスタの寄生容量
が小さくでき、より高性能のＢｉＣＭＯＳＬＳＩを実現
できる。 尚、上記の実施例１〜３において、すべてのｎ型、ｐ型
拡散層を逆転しても、本発明が適用可能であることは言
うまでもない。 〔発明の効果〕 以上説明したように、本発明を用いてＬＳＩを試作した
結果、工程数の増加はなく、エミッタ拡散層の深さｘｊ
Ｅ（Ｂｉ ｐ）＝０．１２μｍ、エミッタ面積０．５Ｘ
４．０μｍ”、電流利得１００、遮断周波数１０ＧＨｚ
のバイポーラトランジスタと、ゲート長０ 、３７Ａ
ｍ ｃｘ ｊ （ｎ Ｍ ＯＳ ） ＝０．１０ μ
ｍのｎ Ｍ ＯＳと、ゲート長０．４μｍでＸｊ （ｐ
ＭＯ８）＝０．１２μｍのｐＭＯ３を同時に形成できた
。また、上記トランジスタを用いて４Ｍｂｉｔ Ｂｉ
ＣＭＯ３ＤＲＡＭを設計すれば、メモリセル面積１．２
８μｍ２で、アクセス時間７ｎｓが得られ、従来のＣＭ
Ｏ３ＤＲＡＭと比較して、回路速度が５倍となる見通し
を得た。 さらに本発明を適用すれば、アクセス時間が２０ｎｓ以
下の６４ Ｍ ｂｉｔのＢｉＣＭＯＳＤＲＡＭあるいは
１６ＭｂｉｔのＢｉＣＭＯ３ＳＲＡＭといった、高集積
・高速のメモリＬＳＩを実現することができる。またメ
モリＬＳＩばかりでなく、通常の論理ＬＳＩやアナログ
回路を内蔵したＬＳＩ等の広汎なりｉＣＭＯ３ＬＳＩに
も広く適用可能である。
モリセルに、本発明を適用した。電荷は。 ｎ型拡散層５４、二酸化シリコン５２、絶縁膜５３、お
よびｎ型多結晶シリコン５５で構成され荷蓄積用のシリ
コン溝を、バイポーラトランジスタの素子分離溝と共用
できる。このため、バイポーラトランジスタの寄生容量
が小さくでき、より高性能のＢｉＣＭＯＳＬＳＩを実現
できる。 尚、上記の実施例１〜３において、すべてのｎ型、ｐ型
拡散層を逆転しても、本発明が適用可能であることは言
うまでもない。 〔発明の効果〕 以上説明したように、本発明を用いてＬＳＩを試作した
結果、工程数の増加はなく、エミッタ拡散層の深さｘｊ
Ｅ（Ｂｉ ｐ）＝０．１２μｍ、エミッタ面積０．５Ｘ
４．０μｍ”、電流利得１００、遮断周波数１０ＧＨｚ
のバイポーラトランジスタと、ゲート長０ 、３７Ａ
ｍ ｃｘ ｊ （ｎ Ｍ ＯＳ ） ＝０．１０ μ
ｍのｎ Ｍ ＯＳと、ゲート長０．４μｍでＸｊ （ｐ
ＭＯ８）＝０．１２μｍのｐＭＯ３を同時に形成できた
。また、上記トランジスタを用いて４Ｍｂｉｔ Ｂｉ
ＣＭＯ３ＤＲＡＭを設計すれば、メモリセル面積１．２
８μｍ２で、アクセス時間７ｎｓが得られ、従来のＣＭ
Ｏ３ＤＲＡＭと比較して、回路速度が５倍となる見通し
を得た。 さらに本発明を適用すれば、アクセス時間が２０ｎｓ以
下の６４ Ｍ ｂｉｔのＢｉＣＭＯＳＤＲＡＭあるいは
１６ＭｂｉｔのＢｉＣＭＯ３ＳＲＡＭといった、高集積
・高速のメモリＬＳＩを実現することができる。またメ
モリＬＳＩばかりでなく、通常の論理ＬＳＩやアナログ
回路を内蔵したＬＳＩ等の広汎なりｉＣＭＯ３ＬＳＩに
も広く適用可能である。
第を図、および、第３図〜第８図は、本発明の一実施例
を示す素子の工程断面図である。第２図は、従来例を示
す素子の工程断面図である。第９図〜第１７図は、本発
明の他の実施例を示す素子の回路図、および、工程断面
図である。また、第１８図は、本発明のもう一つの実施
例を示す素子の工程断面図である。 く符号の説明〉 ｐ型シリコン基板・・・１，２１．４７ｎ型埋込層・・
・２，２２，４８ ｎウェル・ ３，５，２３，２７．５０ｐウエル・・・
４，２８．５に 酸化シリコン・・・６，７，１３，１６，２４゜２５．
３３，３５，３６，４１，４５゜４９．５２ Ｎ型拡散層・・・８，１０，１４，１７，１８，２９゜
３２．３８，３９，４６．５４ ｐ型拡散層・・・９，１５，１９．２０，２６，３０゜
７ ｎ型多結晶シリコン−１１，１２，３１，３４゜４０．
４２．５５ 絶縁膜・・・４３．５３ 金属配線・・・４４ ｂ 〜） 積へカ 第 図 科算アニー＋ｌｚ特間（分） 第ｑ 図 （（Ｌ） り行ミッフメ乞りτＩし Ｃｂ） ス７ティッフメ乞りＣル 第 ０ 図 ｃｃ ｌｙ、１２ 電ＦＬ幻鮒引路 Ｎ〜〜 Ｎ １７ 図 ４Ｐ９Ｐ ３２、 ｕ、４ｅ ： ｎ４’ｊＸｎ１３７．４θ、４
２：れ９多を吉品シソコンＩＨ，４！； ’、二油釘乙
ンソフン ２３ ： れウェル ２！：ＰクエルＪθ ：Ｐ型オ
ム４ダ、看 第１７図 ７ 竹ウェル ４ ７ ４ノ、二面６Ａ乙ンリコン Ｐ等１才ＩＡイ叉檜
を示す素子の工程断面図である。第２図は、従来例を示
す素子の工程断面図である。第９図〜第１７図は、本発
明の他の実施例を示す素子の回路図、および、工程断面
図である。また、第１８図は、本発明のもう一つの実施
例を示す素子の工程断面図である。 く符号の説明〉 ｐ型シリコン基板・・・１，２１．４７ｎ型埋込層・・
・２，２２，４８ ｎウェル・ ３，５，２３，２７．５０ｐウエル・・・
４，２８．５に 酸化シリコン・・・６，７，１３，１６，２４゜２５．
３３，３５，３６，４１，４５゜４９．５２ Ｎ型拡散層・・・８，１０，１４，１７，１８，２９゜
３２．３８，３９，４６．５４ ｐ型拡散層・・・９，１５，１９．２０，２６，３０゜
７ ｎ型多結晶シリコン−１１，１２，３１，３４゜４０．
４２．５５ 絶縁膜・・・４３．５３ 金属配線・・・４４ ｂ 〜） 積へカ 第 図 科算アニー＋ｌｚ特間（分） 第ｑ 図 （（Ｌ） り行ミッフメ乞りτＩし Ｃｂ） ス７ティッフメ乞りＣル 第 ０ 図 ｃｃ ｌｙ、１２ 電ＦＬ幻鮒引路 Ｎ〜〜 Ｎ １７ 図 ４Ｐ９Ｐ ３２、 ｕ、４ｅ ： ｎ４’ｊＸｎ１３７．４θ、４
２：れ９多を吉品シソコンＩＨ，４！； ’、二油釘乙
ンソフン ２３ ： れウェル ２！：ＰクエルＪθ ：Ｐ型オ
ム４ダ、看 第１７図 ７ 竹ウェル ４ ７ ４ノ、二面６Ａ乙ンリコン Ｐ等１才ＩＡイ叉檜
Claims (1)
- 【特許請求の範囲】 １、バイポーラトランジスタとＭＯＳトランジスタをそ
なえてＢｉＣＭＯＳ半導体装置の形成に際し、上記バイ
ポーラトランジスタの最終拡散層を形成した後に、上記
ＭＯＳトランジスタのソース、または、ドレイン拡散層
を形成することを特徴とする半導体装置の製造方法。 ２、上記最終拡散層をエミッタ拡散層とすることを特徴
とする請求項第１項記載の半導体装置の製造方法。 ３、上記ＭＯＳトランジスタがメモリセルの一部を形成
することを特徴とする請求項第１項記載の半導体装置の
製造方法。 ４、請求項第１項乃至第３項記載の半導体装置の製造方
法によって形成されたＢｉＣＭＯＳ半導体装置であって
、バイポーラトランジスタのエミッタ拡散層の深さをｘ
ｊ＿Ｅ（Ｂｉｐ）、または、ＭＯＳトランジスタのソー
スまたは、ドレイン拡散層の深さをｘｊ（ＭＯＳ）とし
たとき、Ｘｊ（ＭＯＳ）≦Ｘｊ＿Ｅ（Ｂｉｐ） である半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196569A JPH0362568A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置の製造方法 |
| KR1019900011153A KR910003834A (ko) | 1989-07-31 | 1990-07-23 | 반도체장치의 제조방법 |
| EP19900114193 EP0418505A3 (en) | 1989-07-31 | 1990-07-24 | Method of manufacturing a bi cmos semiconductor device |
| US07/557,649 US5118633A (en) | 1989-07-31 | 1990-07-25 | Method for manufacturing a bicmos semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196569A JPH0362568A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362568A true JPH0362568A (ja) | 1991-03-18 |
Family
ID=16359921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196569A Pending JPH0362568A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5118633A (ja) |
| EP (1) | EP0418505A3 (ja) |
| JP (1) | JPH0362568A (ja) |
| KR (1) | KR910003834A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012234941A (ja) * | 2011-04-28 | 2012-11-29 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
Families Citing this family (7)
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|---|---|---|---|---|
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| US5508541A (en) * | 1992-09-22 | 1996-04-16 | Kabushiki Kaisha Toshiba | Random access memory device with trench-type one-transistor memory cell structure |
| US6350640B1 (en) | 1994-07-18 | 2002-02-26 | Intersil Americas Inc. | CMOS integrated circuit architecture incorporating deep implanted emitter region to form auxiliary bipolar transistor |
| JP2616569B2 (ja) * | 1994-09-29 | 1997-06-04 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| KR100190029B1 (ko) * | 1996-03-19 | 1999-06-01 | 윤종용 | 바이씨모스 에스램 소자의 제조방법 |
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| JPH10289961A (ja) * | 1997-04-15 | 1998-10-27 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (17)
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|---|---|---|---|---|
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| JPS5467778A (en) * | 1977-11-10 | 1979-05-31 | Toshiba Corp | Production of semiconductor device |
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| JPS6156446A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体装置およびその製造方法 |
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| US4737472A (en) * | 1985-12-17 | 1988-04-12 | Siemens Aktiengesellschaft | Process for the simultaneous production of self-aligned bipolar transistors and complementary MOS transistors on a common silicon substrate |
| EP0256315B1 (de) * | 1986-08-13 | 1992-01-29 | Siemens Aktiengesellschaft | Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung |
| US4734382A (en) * | 1987-02-20 | 1988-03-29 | Fairchild Semiconductor Corporation | BiCMOS process having narrow bipolar emitter and implanted aluminum isolation |
-
1989
- 1989-07-31 JP JP1196569A patent/JPH0362568A/ja active Pending
-
1990
- 1990-07-23 KR KR1019900011153A patent/KR910003834A/ko not_active Withdrawn
- 1990-07-24 EP EP19900114193 patent/EP0418505A3/en not_active Withdrawn
- 1990-07-25 US US07/557,649 patent/US5118633A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012234941A (ja) * | 2011-04-28 | 2012-11-29 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0418505A2 (en) | 1991-03-27 |
| US5118633A (en) | 1992-06-02 |
| KR910003834A (ko) | 1991-02-28 |
| EP0418505A3 (en) | 1991-09-25 |
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