JPH04127615A - 選択回路 - Google Patents
選択回路Info
- Publication number
- JPH04127615A JPH04127615A JP2248239A JP24823990A JPH04127615A JP H04127615 A JPH04127615 A JP H04127615A JP 2248239 A JP2248239 A JP 2248239A JP 24823990 A JP24823990 A JP 24823990A JP H04127615 A JPH04127615 A JP H04127615A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- gate input
- drain
- input
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 5
- CSXNGTRKXDBYTF-UHFFFAOYSA-N B=C=O Chemical compound B=C=O CSXNGTRKXDBYTF-UHFFFAOYSA-N 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に選択回路に関する
。
。
従来、この種の選択回路は２種類の論理ゲートの出力信
号を選択信号でマルチプレクスしていた。
号を選択信号でマルチプレクスしていた。
第３図は従来の選択回路の一例を示す接続図で、入力信
号Ｂｌ、Ｃ１のＮＡＮＤ論理出力信号とＮＯＲ論理出力
信号とを選択信号Ａ１でマルチプレクスした場合の接続
回路図である。第３図において、１１〜１７はｐ−ＭＯ
Ｓトランジスタ、１８〜２４はｎ−ＭＯＳトランジスタ
である。
号Ｂｌ、Ｃ１のＮＡＮＤ論理出力信号とＮＯＲ論理出力
信号とを選択信号Ａ１でマルチプレクスした場合の接続
回路図である。第３図において、１１〜１７はｐ−ＭＯ
Ｓトランジスタ、１８〜２４はｎ−ＭＯＳトランジスタ
である。
また、第４図はこの選択回路の真理値である。
両図から明らかなように、選択信号Ａ１がＯのときには
ＮＡＮＤ論理出力信号が、かつ選択信号Ａ１が１のとき
にはＮＯＲ論理出力信号が選択される。
ＮＡＮＤ論理出力信号が、かつ選択信号Ａ１が１のとき
にはＮＯＲ論理出力信号が選択される。
上述した従来の選択回路は、２種類の論理ゲートの出力
信号を選択するためにマルチプレクサ回路が必要になる
ため、回路が大きくなるうえに、低速になるという欠点
かある。
信号を選択するためにマルチプレクサ回路が必要になる
ため、回路が大きくなるうえに、低速になるという欠点
かある。
本発明の選択回路は、電源をソースに入力し第一のゲー
ト入力をもつ第一のｐ−、ＭＯＳトランジスタと、前記
第一のｐ−ＭＯＳトランジスタのドレインをソースに入
力し第二のゲート入力をもつ第二のｐ−ＭＯＳトランジ
スタと、電源をソースに入力し第三のゲート入力をもつ
第三のｐ−ＭＯＳトランジスタと、前記第三のｐ−ＭＯ
Ｓトランジスタのドレインをソースに入力し前記第二の
ｐ−ＭＯＳトランジスタとドレインを共有し前記第二の
ゲート入力をもつ第四のｐ−ＭＯＳトランジスタと、前
記第三のｐ−ＭＯＳトランジスタのドレインをソースに
入力し前記第四のｐ−ＭＯＳトランジスタとドレインを
共有し前記第一のゲート入力をもつ第五のｐ−ＭＯＳト
ランジスタと、接地をソースに入力し前記第三のゲート
入力をもつ第六のｎ−ＭＯＳトランジスタと、前記第六
のｎ−ＭＯＳトランジスタのドレインをソースに入力し
前記第二のゲート入力をもつ第七のｎ−ＭＯＳトランジ
スタと、接地をソースに入力し前記第一のゲート入力を
もつ第八のｎ−ＭＯ３）ランジスタと、前記第八のｎ−
ＭＯＳトランジスタのドレインをソースに入力し前記第
七のｎ−ＭＯＳトランジスタとドレインを共有し前記第
二のゲート入力をもつ第九のｎ−ＭＯＳトランジスタと
、前記第八のｎ−ＭＯＳトランジスタのドレインをソー
スに入力し前記第九のｎ−ＭＯＳトランジスタとドレイ
ンを共有し前記第三のゲート入力をもつ第十のｎ−ＭＯ
Ｓトランジスタとを備え、前記第五のｐ−ＭＯＳトラン
ジスタと前記第十のｎ−ＭＯＳトランジスタとの共有の
ドレインを出力する構成である。
ト入力をもつ第一のｐ−、ＭＯＳトランジスタと、前記
第一のｐ−ＭＯＳトランジスタのドレインをソースに入
力し第二のゲート入力をもつ第二のｐ−ＭＯＳトランジ
スタと、電源をソースに入力し第三のゲート入力をもつ
第三のｐ−ＭＯＳトランジスタと、前記第三のｐ−ＭＯ
Ｓトランジスタのドレインをソースに入力し前記第二の
ｐ−ＭＯＳトランジスタとドレインを共有し前記第二の
ゲート入力をもつ第四のｐ−ＭＯＳトランジスタと、前
記第三のｐ−ＭＯＳトランジスタのドレインをソースに
入力し前記第四のｐ−ＭＯＳトランジスタとドレインを
共有し前記第一のゲート入力をもつ第五のｐ−ＭＯＳト
ランジスタと、接地をソースに入力し前記第三のゲート
入力をもつ第六のｎ−ＭＯＳトランジスタと、前記第六
のｎ−ＭＯＳトランジスタのドレインをソースに入力し
前記第二のゲート入力をもつ第七のｎ−ＭＯＳトランジ
スタと、接地をソースに入力し前記第一のゲート入力を
もつ第八のｎ−ＭＯ３）ランジスタと、前記第八のｎ−
ＭＯＳトランジスタのドレインをソースに入力し前記第
七のｎ−ＭＯＳトランジスタとドレインを共有し前記第
二のゲート入力をもつ第九のｎ−ＭＯＳトランジスタと
、前記第八のｎ−ＭＯＳトランジスタのドレインをソー
スに入力し前記第九のｎ−ＭＯＳトランジスタとドレイ
ンを共有し前記第三のゲート入力をもつ第十のｎ−ＭＯ
Ｓトランジスタとを備え、前記第五のｐ−ＭＯＳトラン
ジスタと前記第十のｎ−ＭＯＳトランジスタとの共有の
ドレインを出力する構成である。
また、前記第十のｎ−ＭＯＳトランジスタが前記第三の
ゲート入力に代替えして前記第一のゲート入力をもつ構
成であってもよい。
ゲート入力に代替えして前記第一のゲート入力をもつ構
成であってもよい。
次に、本発明について図面を参照して説明する。
本発明の一実施例を示す第１図を参照すると、選択信号
Ａにより入力信号Ｂ、ＣのＮＡＮＤ論理かＮＯＲ論理か
を選択出力する回路に実施した場合であり、Ｃを第一の
ゲート入力に、Ａを第二のゲート入力に、Ｂを第三のゲ
ート入力に、１〜Ｓのｐ−ＭＯＳトランジスタをそぞれ
第一〜第五のｐ−ＭＯＳトランジスタに、６〜１０のｎ
−ＭＯＳトランジスタをそれぞれ第六〜第十のｎ −Ｍ
ＯＳトランジスタにした場合である。この選択回路の真
理値を第２図に示す。
Ａにより入力信号Ｂ、ＣのＮＡＮＤ論理かＮＯＲ論理か
を選択出力する回路に実施した場合であり、Ｃを第一の
ゲート入力に、Ａを第二のゲート入力に、Ｂを第三のゲ
ート入力に、１〜Ｓのｐ−ＭＯＳトランジスタをそぞれ
第一〜第五のｐ−ＭＯＳトランジスタに、６〜１０のｎ
−ＭＯＳトランジスタをそれぞれ第六〜第十のｎ −Ｍ
ＯＳトランジスタにした場合である。この選択回路の真
理値を第２図に示す。
動作について説明すると、Ａ＝Ｏの時、Ｂ＝Ｃ＝０なら
ば、１→２または３→４（、→５）のｐ−ＭＯＳトラン
ジスタを通して出力りは１に、Ｂ＝０、Ｃ＝１ならば、
３→４のｐ−ＭＯＳトランジスタを通して出力りは１に
、Ｂ＝１、Ｃ＝０ならば、１→２（→４→５）のｐ−Ｍ
ＯＳトランジスタを通して出力りは１に、Ｂ＝Ｃ＝１な
らば、８→１０のｎ−ＭＯＳトランジスタを通して出力
りはＯとなり、Ａ＝Ｏの時、出力りはＮＡＮＤ論理とな
る。
ば、１→２または３→４（、→５）のｐ−ＭＯＳトラン
ジスタを通して出力りは１に、Ｂ＝０、Ｃ＝１ならば、
３→４のｐ−ＭＯＳトランジスタを通して出力りは１に
、Ｂ＝１、Ｃ＝０ならば、１→２（→４→５）のｐ−Ｍ
ＯＳトランジスタを通して出力りは１に、Ｂ＝Ｃ＝１な
らば、８→１０のｎ−ＭＯＳトランジスタを通して出力
りはＯとなり、Ａ＝Ｏの時、出力りはＮＡＮＤ論理とな
る。
また、Ａ＝１の時、Ｂ＝Ｃ＝Ｏならば、３→５のｐ−Ｍ
ＯＳトランジスタを通して出力りは１に、Ｂ＝０、Ｃ＝
１ならば、８→９のｎ−ＭＯＳトランジスタを通して出
力りはＯに、Ｂ＝１、Ｃ＝Ｏならば、Ｅｉ →７ （＋
９−１０）のｎ−ＭＯＳトランジスタを通して出力りは
Ｏに、Ｂ＝Ｃ＝１ならば、６→７または８→９（、→１
０）のｎ−ＭＯＳトランジスタを通し出力りはＯとなり
、Ａ＝１の時、出力りはＮＯＲ論理となる。
ＯＳトランジスタを通して出力りは１に、Ｂ＝０、Ｃ＝
１ならば、８→９のｎ−ＭＯＳトランジスタを通して出
力りはＯに、Ｂ＝１、Ｃ＝Ｏならば、Ｅｉ →７ （＋
９−１０）のｎ−ＭＯＳトランジスタを通して出力りは
Ｏに、Ｂ＝Ｃ＝１ならば、６→７または８→９（、→１
０）のｎ−ＭＯＳトランジスタを通し出力りはＯとなり
、Ａ＝１の時、出力りはＮＯＲ論理となる。
上記実施例においては、第十のｎ−ＭＯＳトランジスタ
１０のゲートに第三のゲート入力を接続した場合につい
て述べたか、代わりに第一のゲート入力を接続しても同
様に実施できる。この場合、Ａ＝０の時の動作は全く同
一であり、出力りはＮＡＮＤ論理となる。一方、Ａ＝１
の時、Ｂ＝Ｃ＝Ｏならば、３→５のｐ−ＭＯＳトランジ
スタを通して出力りは１に、Ｂ＝Ｏ，Ｃ＝１ならば、６
→７ （→９ →１０）のｎ−ＭＯＳトランジスタを
通して出力りは０に、Ｂ＝１、Ｃ＝０ならば、８→９の
ｎ−ＭＯＳトランジスタを通して出力りはＯに、Ｂ＝Ｃ
＝１ならば、６→７または８→９（、→１０）のｎ−Ｍ
ＯＳトランジスタを通して出力りはＯとなり、Ａ＝１の
時、出力りはＮＯＲ論理となる。
１０のゲートに第三のゲート入力を接続した場合につい
て述べたか、代わりに第一のゲート入力を接続しても同
様に実施できる。この場合、Ａ＝０の時の動作は全く同
一であり、出力りはＮＡＮＤ論理となる。一方、Ａ＝１
の時、Ｂ＝Ｃ＝Ｏならば、３→５のｐ−ＭＯＳトランジ
スタを通して出力りは１に、Ｂ＝Ｏ，Ｃ＝１ならば、６
→７ （→９ →１０）のｎ−ＭＯＳトランジスタを
通して出力りは０に、Ｂ＝１、Ｃ＝０ならば、８→９の
ｎ−ＭＯＳトランジスタを通して出力りはＯに、Ｂ＝Ｃ
＝１ならば、６→７または８→９（、→１０）のｎ−Ｍ
ＯＳトランジスタを通して出力りはＯとなり、Ａ＝１の
時、出力りはＮＯＲ論理となる。
以上説明したように、本発明によれば、非論理ゲート構
成とすることにより、より少ない回路構成素子数で高速
な選択回路を構成できる。
成とすることにより、より少ない回路構成素子数で高速
な選択回路を構成できる。
このような本発明の選択回路は、ＵＰ−ＤＯＷＮカウン
タ回路のキャリ一部に利用すると効果がある。
タ回路のキャリ一部に利用すると効果がある。
第１図は本発明の選択回路の一実施例を示す回路図、第
２図は第１図の選択回路の真理値を表わした図、第３図
及び第４図は従来の選択回路を示す図である。 １〜５・・・ｐ−ＭＯＳトランジスタ、６〜１０・・・
ｎ−ＭＯＳトランジスタ。
２図は第１図の選択回路の真理値を表わした図、第３図
及び第４図は従来の選択回路を示す図である。 １〜５・・・ｐ−ＭＯＳトランジスタ、６〜１０・・・
ｎ−ＭＯＳトランジスタ。
Claims (1)
- 【特許請求の範囲】 １、電源をソースに入力し第一のゲート入力をもつ第一
のｐ−ＭＯＳトランジスタと、前記第一のｐ−ＭＯＳト
ランジスタのドレインをソースに入力し第二のゲート入
力をもつ第二のｐ−ＭＯＳトランジスタと、電源をソー
スに入力し第三のゲート入力をもつ第三のｐ−ＭＯＳト
ランジスタと、前記第三のｐ−ＭＯＳトランジスタのド
レインをソースに入力し前記第二のｐ−ＭＯＳトランジ
スタとドレインを共有し前記第二のゲート入力をもつ第
四のｐ−ＭＯＳトランジスタと、前記第三のｐ−ＭＯＳ
トランジスタのドレインをソースに入力し前記第四のｐ
−ＭＯＳトランジスタとドレインを共有し前記第一のゲ
ート入力をもつ第五のｐ−ＭＯＳトランジスタと、接地
をソースに入力し前記第三のゲート入力をもつ第六のｎ
−ＭＯＳトランジスタと、前記第六のｎ−ＭＯＳトラン
ジスタのドレインをソースに入力し前記第二のゲート入
力をもつ第七のｎ−ＭＯＳトランジスタと、接地をソー
スに入力し前記第一のゲート入力をもつ第八のｎ−ＭＯ
Ｓトランジスタと、前記第八のｎ−ＭＯＳトランジスタ
のドレインをソースに入力し前記第七のｎ−ＭＯＳトラ
ンジスタとドレインを共有し前記第二のゲート入力をも
つ第九のｎ−ＭＯＳトランジスタと、前記第八のｎ−Ｍ
ＯＳトランジスタのドレインをソースに入力し前記第九
のｎ−ＭＯＳトランジスタとドレインを共有し前記第三
のゲート入力をもつ第十のｎ−ＭＯＳトランジスタとを
備え、前記第五のｐ−ＭＯＳトランジスタと前記第十の
ｎ−ＭＯＳトランジスタとの共有のドレインを出力する
ことを特徴とする選択回路。 ２、前記第十のｎ−ＭＯＳトランジスタが前記第三のゲ
ート入力に代替えして前記第一のゲート入力をもつこと
を特徴とする請求項１記載の選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248239A JP2990773B2 (ja) | 1990-09-18 | 1990-09-18 | 選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248239A JP2990773B2 (ja) | 1990-09-18 | 1990-09-18 | 選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04127615A true JPH04127615A (ja) | 1992-04-28 |
| JP2990773B2 JP2990773B2 (ja) | 1999-12-13 |
Family
ID=17175231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2248239A Expired - Lifetime JP2990773B2 (ja) | 1990-09-18 | 1990-09-18 | 選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990773B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012257215A (ja) * | 2011-05-19 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 論理回路 |
-
1990
- 1990-09-18 JP JP2248239A patent/JP2990773B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012257215A (ja) * | 2011-05-19 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 論理回路 |
| US9397664B2 (en) | 2011-05-19 | 2016-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2990773B2 (ja) | 1999-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3987262B2 (ja) | レベルコンバータ回路 | |
| US5479112A (en) | Logic gate with matched output rise and fall times and method of construction | |
| US5309043A (en) | Compound logic circuit having NAND and NOR gate outputs and two transistors connected within both gate circuits | |
| JPH04127615A (ja) | 選択回路 | |
| JPH0377537B2 (ja) | ||
| JP2527199Y2 (ja) | Ｉｃのテストモード設定回路 | |
| JP2599396B2 (ja) | 排他的論理回路 | |
| JP2674910B2 (ja) | スリーステートバッファ回路 | |
| JPH0334624A (ja) | Ｍｏｓトランジスタ回路 | |
| KR930002077Y1 (ko) | 논리소자 집적회로 | |
| JPH08116252A (ja) | 排他的論理和回路および排他的論理和の否定回路 | |
| JPH05252011A (ja) | 出力バッファ回路 | |
| KR0161496B1 (ko) | 트랜지스터 수가 감소된 3개 입력을 갖는 배타적 노아 게이트 | |
| JPH04277927A (ja) | 半導体集積回路 | |
| JPS614979A (ja) | 半導体集積回路装置 | |
| JPH0362728A (ja) | 選択回路 | |
| JPH04213919A (ja) | 半導体集積回路 | |
| JPS62231521A (ja) | 半導体集積回路 | |
| JPH0352327A (ja) | ３ステート出力回路 | |
| JPH04132310A (ja) | ３ステートバッファ | |
| JPH04232527A (ja) | キャリー伝達回路 | |
| KR19990018735A (ko) | 고전압 씨모스 인버터 및 고전압 씨모스 낸드 회로 | |
| JPS61145930A (ja) | 相補型ｍｏｓトランジスタ出力回路 | |
| JPH02271714A (ja) | 論理回路 | |
| JPH03291016A (ja) | 論理回路 |