JPH0363211B2 - - Google Patents
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- Publication number
- JPH0363211B2 JPH0363211B2 JP57140568A JP14056882A JPH0363211B2 JP H0363211 B2 JPH0363211 B2 JP H0363211B2 JP 57140568 A JP57140568 A JP 57140568A JP 14056882 A JP14056882 A JP 14056882A JP H0363211 B2 JPH0363211 B2 JP H0363211B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- fetq
- field effect
- junction field
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、接合型電界効果トランジスタを複合
した構造の接合型電界効果半導体装置に関する。
した構造の接合型電界効果半導体装置に関する。
従来例の構成とその問題点
接合型電界効果トランジスタ（以下、Ｊ−
FETと略称する）は、高入力インピーダンスの
回路素子として広く利用される。
FETと略称する）は、高入力インピーダンスの
回路素子として広く利用される。
ところで、Ｊ−FETをスイツチ素子として用
いる場合、次のような問題があつた。
いる場合、次のような問題があつた。
第１図にＪ−FETを用いた従来のスイツチ回
路を示す。第１図中、Q1はスイツチ素子として
動作するＪ−FET、R1はＪ−FETQ1をオンさせ
るためのバイアス抵抗であり、また、１および２
はＪ−FETQ1のソースおよびドレインで、回路
上の入力端子および出力端子、３はＪ−FETの
ゲートで、コントロール入力信号端子であり、さ
らにｅは入力信号源、RLは負荷であり、Ｉは端
子３に流れるコントロール電流を示す。第１図示
の回路で、端子３をフローテイング状態にすれ
ば、抵抗R1によりゲート・ソース間が零バイア
スとなり、Ｊ−FETQ1はオンになる。逆に、抵
抗R1の両端の電圧降下がピンチオフ電圧VP以上
の電圧になるようなコントロール電流Ｉを流すこ
とにより、Ｊ−FETQ1はオフになる。このよう
なＪ−FETを用いたスイツチ回路は、ダイナミ
ツクレンジが高く、歪率が低く、オフセツトもな
いという優れた機能を有している反面、Ｊ−
FETをオフさせる時のスイツチング速度が高速
であると、Ｊ−FETQ1の電極間容量の変化がス
イツチング速度に追従しきれないため、端子３よ
り抵抗R1を通して、Ｊ−FETQ1のソース・アー
ス間にオフセツト電圧が発生し、これが、たとえ
ばオーデイオ信号の切換時に、シヨツク音として
現われるという問題がある。
路を示す。第１図中、Q1はスイツチ素子として
動作するＪ−FET、R1はＪ−FETQ1をオンさせ
るためのバイアス抵抗であり、また、１および２
はＪ−FETQ1のソースおよびドレインで、回路
上の入力端子および出力端子、３はＪ−FETの
ゲートで、コントロール入力信号端子であり、さ
らにｅは入力信号源、RLは負荷であり、Ｉは端
子３に流れるコントロール電流を示す。第１図示
の回路で、端子３をフローテイング状態にすれ
ば、抵抗R1によりゲート・ソース間が零バイア
スとなり、Ｊ−FETQ1はオンになる。逆に、抵
抗R1の両端の電圧降下がピンチオフ電圧VP以上
の電圧になるようなコントロール電流Ｉを流すこ
とにより、Ｊ−FETQ1はオフになる。このよう
なＪ−FETを用いたスイツチ回路は、ダイナミ
ツクレンジが高く、歪率が低く、オフセツトもな
いという優れた機能を有している反面、Ｊ−
FETをオフさせる時のスイツチング速度が高速
であると、Ｊ−FETQ1の電極間容量の変化がス
イツチング速度に追従しきれないため、端子３よ
り抵抗R1を通して、Ｊ−FETQ1のソース・アー
ス間にオフセツト電圧が発生し、これが、たとえ
ばオーデイオ信号の切換時に、シヨツク音として
現われるという問題がある。
発明の目的
本発明の目的は、上述のような従来のＪ−
FETを用いたスイツチ回路の問題点を解消する
ことにあり、スイツチ回路のオフ時に、オフセツ
ト電圧を発生しないような半導体装置を提供する
ことにある。
FETを用いたスイツチ回路の問題点を解消する
ことにあり、スイツチ回路のオフ時に、オフセツ
ト電圧を発生しないような半導体装置を提供する
ことにある。
発明の構成
本発明は一導電型の第１の基板領域、前記第１
の基板領域上にあつて、これと接合をなす反対導
電型の第２の基板領域および前記第２の基板領域
を二分して前記第１の基板領域に達する一導電型
の分離領域をそなえるとともに、前記二分された
前記第２の基板領域のおのおのに、第１および第
２の接合型電界効果トランジスタのソース、ドレ
インおよびゲートとなる各電極領域を有し、前記
第１の接合型電界効果トランジスタのゲート電極
領域および前記第２の接合型電界効果トランジス
タのソース電極領域を、それぞれ、前記分離領域
または前記第１の基板領域に導電結続し、前記第
１の接合型電界効果トランジスタのソース電極領
域と前記第２の接合型電界効果トランジスタのド
レイン電極領域とを導電結続した電極構造をそな
えた接合型電界効果半導体装置である。
の基板領域上にあつて、これと接合をなす反対導
電型の第２の基板領域および前記第２の基板領域
を二分して前記第１の基板領域に達する一導電型
の分離領域をそなえるとともに、前記二分された
前記第２の基板領域のおのおのに、第１および第
２の接合型電界効果トランジスタのソース、ドレ
インおよびゲートとなる各電極領域を有し、前記
第１の接合型電界効果トランジスタのゲート電極
領域および前記第２の接合型電界効果トランジス
タのソース電極領域を、それぞれ、前記分離領域
または前記第１の基板領域に導電結続し、前記第
１の接合型電界効果トランジスタのソース電極領
域と前記第２の接合型電界効果トランジスタのド
レイン電極領域とを導電結続した電極構造をそな
えた接合型電界効果半導体装置である。
実施例の説明
次に、本発明の半導体装置を実施例により詳し
く説明する。
く説明する。
第２図は、本発明実施例の断面図であり、P+
型シリコン基板４にＰ型エピタキシヤル成長領域
５を設け、さらに、このＰ型領域５上にＮ型エピ
タキシヤル成長領域６を設けて、このＮ型領域６
を二分して、そのそれぞれの領域内に一対のＮチ
ヤネルＪ−FETQ1，Q2を形成したものである。
Ｎ型領域６を二分するP+型分離領域７はＰ型領
域５に達しており、これによつて分割されたＮ型
領域６内には、N+型の領域８ａ，８ｂ，８ｃ，
８ｄと、P+型の領域９ｅ，９ｆとを形成してお
り、N+型領域８ａ，８ｂとP+型の領域９ｅとが
第１のＮチヤネルＪ−FETQ1のドレイン、ソー
スおよびゲートに対応し、また、N+型領域８ｃ，
８ｄとP+型の領域９ｆとが第２のＮチヤネルＪ
−FETQ2のドレイン、ソースおよびゲートに対
応する。そして、第１のＪ−FETQ1のソース領
域８ｂと第２のＪ−FETQ2のドレイン領域８ｃ
とは、たとえばアルミニウム配線層により、導電
接続されており、また、第１のＪ−FETQ1のゲ
ート領域９ｅおよび第２のＪ−FETQ2のソース
領域８ｄは、それぞれアルミニウム配線層によ
り、分離領域７に導電接続されている。なお、
１，２，３および４ａは各領域からのそれぞれの
外部電極端子である。
型シリコン基板４にＰ型エピタキシヤル成長領域
５を設け、さらに、このＰ型領域５上にＮ型エピ
タキシヤル成長領域６を設けて、このＮ型領域６
を二分して、そのそれぞれの領域内に一対のＮチ
ヤネルＪ−FETQ1，Q2を形成したものである。
Ｎ型領域６を二分するP+型分離領域７はＰ型領
域５に達しており、これによつて分割されたＮ型
領域６内には、N+型の領域８ａ，８ｂ，８ｃ，
８ｄと、P+型の領域９ｅ，９ｆとを形成してお
り、N+型領域８ａ，８ｂとP+型の領域９ｅとが
第１のＮチヤネルＪ−FETQ1のドレイン、ソー
スおよびゲートに対応し、また、N+型領域８ｃ，
８ｄとP+型の領域９ｆとが第２のＮチヤネルＪ
−FETQ2のドレイン、ソースおよびゲートに対
応する。そして、第１のＪ−FETQ1のソース領
域８ｂと第２のＪ−FETQ2のドレイン領域８ｃ
とは、たとえばアルミニウム配線層により、導電
接続されており、また、第１のＪ−FETQ1のゲ
ート領域９ｅおよび第２のＪ−FETQ2のソース
領域８ｄは、それぞれアルミニウム配線層によ
り、分離領域７に導電接続されている。なお、
１，２，３および４ａは各領域からのそれぞれの
外部電極端子である。
第３図は、前記第２図示の半導体装置の等価回
路構成を示す。すなわち、この実施例装置は、第
１のＪ−FETQ1のソース・ゲート間に第２のＪ
−FETQ2のソース・ドレインを接続した構造で
あり、第１のＪ−FETQ1のゲートは、分離領域
７および基板側のＰ型領域５を介して、P+型シ
リコン基板４にに接続され、第２のＪ−FETQ2
の領域９ｆは、フローテイング状態ではあるがこ
れとP+型基板４との間をみると垂直方向にP+型
−Ｎ型−Ｐ（P+）型の接合構造になつている。
路構成を示す。すなわち、この実施例装置は、第
１のＪ−FETQ1のソース・ゲート間に第２のＪ
−FETQ2のソース・ドレインを接続した構造で
あり、第１のＪ−FETQ1のゲートは、分離領域
７および基板側のＰ型領域５を介して、P+型シ
リコン基板４にに接続され、第２のＪ−FETQ2
の領域９ｆは、フローテイング状態ではあるがこ
れとP+型基板４との間をみると垂直方向にP+型
−Ｎ型−Ｐ（P+）型の接合構造になつている。
つまり、第１のＪ−FETQ1のゲートと第２の
Ｊ−FETQ2のゲートとの間にはP+−Ｎ−Ｐ接合
が存在することになり、このP+−Ｎ−Ｐ接合が、
端子３で表わされる第２のＪ−FETQ2のゲート
に印加されるコントロール入力信号Ｖに対して、
定電圧素子としてのはたらきをする。
Ｊ−FETQ2のゲートとの間にはP+−Ｎ−Ｐ接合
が存在することになり、このP+−Ｎ−Ｐ接合が、
端子３で表わされる第２のＪ−FETQ2のゲート
に印加されるコントロール入力信号Ｖに対して、
定電圧素子としてのはたらきをする。
第４図は、前記第２図あるいは第３図に示した
本発明実施例装置を用いてスイツチ回路を構成し
たもので、抵抗R2は第１のＪ−FETQ1をオフに
するためにそのゲート端子４ａと接地点との間に
挿入された抵抗であり、コンデンサＣは第２のＪ
−FETQ2のゲート・ソース間に介在する容量を
示す。この回路構成で、第１のＪ−FETQ1をオ
ンにする条件は、第２のＪ−FETQ2がオンであ
つて、第１のＪ−FETQ1のゲート・ソース間が
短絡された状態にあることである。つまり、第２
のＪ−FETQ2がオンになる最良の状態は、端子
３をフローテイング状態（端子３のコントロール
信号の電圧Ｖ＝Ｏ）になすことであり、この状態
になれば、第２のＪ−FETQ2はそのゲート・ソ
ース間容量Ｃによりオンになる。このとき、回路
抵抗R2を、第２のＪ−FETQ2のオン抵抗に比べ
て、十分大きくなるような値に選定することによ
り、第１のＪ−FETQ1のゲート・ソース間は電
位差のほとんどない状態、すなわち短絡状態にす
ることができる。逆に、第１のＪ−FETQ1をオ
フにするには、端子３に所定のコントロール電圧
Ｖを与えればよい。このコントロール電圧Ｖは、
第１のＪ−FETQ1のピンチオフ電圧VPと、第２
のＪ−FETQ2および第１のＪ−FETQ1の両ゲー
ト間に存在するP+−Ｎ−Ｐ接合定電圧要素の降
伏電圧値VZとの和をこえる電圧、すなわち、｜Ｖ
｜＞｜VP＋VZ｜であれば、両Ｊ−FETQ1，Q2が
完全にオフになり、出力端子２側に電圧を発生す
ることはない。なお、第４図中のコンデンサＣ
は、第２のＪ−FETQ2を確実にオンに保つため
に、第２のＪ−FETQ2のゲート浮遊容量に付加
して、外付けの容量を挿入することが望ましい。
本発明実施例装置を用いてスイツチ回路を構成し
たもので、抵抗R2は第１のＪ−FETQ1をオフに
するためにそのゲート端子４ａと接地点との間に
挿入された抵抗であり、コンデンサＣは第２のＪ
−FETQ2のゲート・ソース間に介在する容量を
示す。この回路構成で、第１のＪ−FETQ1をオ
ンにする条件は、第２のＪ−FETQ2がオンであ
つて、第１のＪ−FETQ1のゲート・ソース間が
短絡された状態にあることである。つまり、第２
のＪ−FETQ2がオンになる最良の状態は、端子
３をフローテイング状態（端子３のコントロール
信号の電圧Ｖ＝Ｏ）になすことであり、この状態
になれば、第２のＪ−FETQ2はそのゲート・ソ
ース間容量Ｃによりオンになる。このとき、回路
抵抗R2を、第２のＪ−FETQ2のオン抵抗に比べ
て、十分大きくなるような値に選定することによ
り、第１のＪ−FETQ1のゲート・ソース間は電
位差のほとんどない状態、すなわち短絡状態にす
ることができる。逆に、第１のＪ−FETQ1をオ
フにするには、端子３に所定のコントロール電圧
Ｖを与えればよい。このコントロール電圧Ｖは、
第１のＪ−FETQ1のピンチオフ電圧VPと、第２
のＪ−FETQ2および第１のＪ−FETQ1の両ゲー
ト間に存在するP+−Ｎ−Ｐ接合定電圧要素の降
伏電圧値VZとの和をこえる電圧、すなわち、｜Ｖ
｜＞｜VP＋VZ｜であれば、両Ｊ−FETQ1，Q2が
完全にオフになり、出力端子２側に電圧を発生す
ることはない。なお、第４図中のコンデンサＣ
は、第２のＪ−FETQ2を確実にオンに保つため
に、第２のＪ−FETQ2のゲート浮遊容量に付加
して、外付けの容量を挿入することが望ましい。
発明の効果
以上に、本発明の装置を実施例とその応用回路
の動作とによつて説明したが、本発明によれば、
これをスイツチ回路の素子として用いたとき、高
ダイナミツクレンジ、低歪率特性、さらに零オフ
セツトというＪ−FETに特有の機能を維持しつ
つ、スイツチ切換時の直流変動のないスイツチ回
を実現することができる。また、本発明は通常の
Ｊ−FETの製造プロセスがそのまま採用され、
単に電極配線のみを変更することで製造可能であ
り、実用性も大である。なお、実施例はＮチヤネ
ル形のＪ−FETを示したが、Ｐチヤネル形のＪ
−FETにも適用し得ることは言うまでもないこ
とである。
の動作とによつて説明したが、本発明によれば、
これをスイツチ回路の素子として用いたとき、高
ダイナミツクレンジ、低歪率特性、さらに零オフ
セツトというＪ−FETに特有の機能を維持しつ
つ、スイツチ切換時の直流変動のないスイツチ回
を実現することができる。また、本発明は通常の
Ｊ−FETの製造プロセスがそのまま採用され、
単に電極配線のみを変更することで製造可能であ
り、実用性も大である。なお、実施例はＮチヤネ
ル形のＪ−FETを示したが、Ｐチヤネル形のＪ
−FETにも適用し得ることは言うまでもないこ
とである。
第１図は従来のＪ−FETを用いたスイツチ回
路図、第２図は本発明実施例装置の断面図ならび
に電極配線構造を示す結線図、第３図は第２図に
示す装置の等価回路図、第４図は本発明の装置を
用いてスイツチ回路を構成した回路図である。 １……入力端子、２……出力端子、３……コン
トロール信号入力端子、４，４ａ……P+型基板
ならびに外部ゲート端子、５……Ｐ型領域、６…
…Ｎ型領域、７……P+型分離領域、８……N+型
（ソース・ドレイン）領域、９……P+型ゲート領
域、Q1，Q2……Ｊ−FET、R1，R2，RL……抵
抗、ｅ……入力信号源。
路図、第２図は本発明実施例装置の断面図ならび
に電極配線構造を示す結線図、第３図は第２図に
示す装置の等価回路図、第４図は本発明の装置を
用いてスイツチ回路を構成した回路図である。 １……入力端子、２……出力端子、３……コン
トロール信号入力端子、４，４ａ……P+型基板
ならびに外部ゲート端子、５……Ｐ型領域、６…
…Ｎ型領域、７……P+型分離領域、８……N+型
（ソース・ドレイン）領域、９……P+型ゲート領
域、Q1，Q2……Ｊ−FET、R1，R2，RL……抵
抗、ｅ……入力信号源。
Claims (1)
- １ 一導電型の第１の基板領域、前記第１の基板
領域上にあつて、これと接合をなす反対導電型の
第２の基板領域および前記第２の基板領域を二分
して前記第１の基板領域に達する一導電型の分離
領域をそなえるとともに、前記二分された前記第
２の基板領域のおのおのに、第１および第２の接
合型電界効果トランジスタのソース、ドレインお
よびゲートとなる各電極領域を有し、前記第１の
接合型電界効果トランジスタのゲート電極領域お
よび前記第２の接合型電界効果トランジスタのソ
ース電極領域を、それぞれ、前記分離領域または
前記第１の基板領域に導電結続し、前記第１の接
合型電界効果トランジスタのソース電極領域と前
記第２の接合型電界効果トランジスタのドレイン
電極領域とを導電結続した電極構造をそなえた接
合型電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140568A JPS5929467A (ja) | 1982-08-12 | 1982-08-12 | 接合型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140568A JPS5929467A (ja) | 1982-08-12 | 1982-08-12 | 接合型電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5929467A JPS5929467A (ja) | 1984-02-16 |
| JPH0363211B2 true JPH0363211B2 (ja) | 1991-09-30 |
Family
ID=15271704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140568A Granted JPS5929467A (ja) | 1982-08-12 | 1982-08-12 | 接合型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929467A (ja) |
-
1982
- 1982-08-12 JP JP57140568A patent/JPS5929467A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5929467A (ja) | 1984-02-16 |
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