JPS5929467A - 接合型電界効果半導体装置 - Google Patents
接合型電界効果半導体装置Info
- Publication number
- JPS5929467A JPS5929467A JP57140568A JP14056882A JPS5929467A JP S5929467 A JPS5929467 A JP S5929467A JP 57140568 A JP57140568 A JP 57140568A JP 14056882 A JP14056882 A JP 14056882A JP S5929467 A JPS5929467 A JP S5929467A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- region
- gate
- voltage
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、接合型電界効果トランジスタを複合した構造
の接合型電界効果半導体装置に関する。
の接合型電界効果半導体装置に関する。
従来例の構成とその問題点
接合型電界効果トランジスタ（以下、Ｊ−ＦＩＴと略称
する）は、高入力インピーダンスの回路素子として広く
利用される。
する）は、高入力インピーダンスの回路素子として広く
利用される。
ところで、Ｊ −Ｆ Ｅ Ｔをスイッチ素子として用い
る場合、次のような問題があった。
る場合、次のような問題があった。
第１図にＪ−ＦＥＴを用いた従来のスイッチ回路を示す
。第１図中、Ｑｌはスイッチ素子として動作するＪ−Ｆ
ＥＴ、Ｒ１はＪ−ＦＥＴＱ＋をオンさせるためのバイア
ス抵抗であり、また、１および２はＪ−ＦＥＴＱ＋のソ
ースおよびドレインで、回路上の入力端子および出力端
子、３はＪ−ＦＥＴのゲートで、コントロール入力信号
端子であわ、さらにｅは入力信号源、ＲＬは負荷であり
、工は端子３に流れるコントロール電流を示す。第１図
示の回路で、端子３をフローティング状態にすれば、抵
抗Ｒ１によりゲート・ソース間が零ノくイアスとなり、
Ｊ−ＦＥＴＱｊはオンになる。逆に、抵抗Ｒ１の両端の
電圧降下がピンチオフ電圧Ｖｐ以上の電圧になるような
コントロール電流工を流すことにより、Ｊ−ＦＥＴＱｌ
はオフになる。このようなＪ−ＦＥＴを用いたスイッチ
回路は、ダイナミックレンジが高く、歪率が低く、オフ
セットもないという優れた機能を有している反面、Ｊ
−ＦＥＴをオフさせる時のスイッチング速度が高速であ
ると、Ｊ−Ｆ Ｅ Ｔ Ｑｊの電極間容量の変化がスイ
ッチング速度に追従しきれないため、端子３．１ 、Ｑ
抵抗Ｒ１を通して、Ｊ−ＦＫＴＱ＋のソース・アース間
にオフセット電圧が発生し、これが、たとえばオーディ
オ信号の切換時に、ショック音として現われるという問
題がある。
。第１図中、Ｑｌはスイッチ素子として動作するＪ−Ｆ
ＥＴ、Ｒ１はＪ−ＦＥＴＱ＋をオンさせるためのバイア
ス抵抗であり、また、１および２はＪ−ＦＥＴＱ＋のソ
ースおよびドレインで、回路上の入力端子および出力端
子、３はＪ−ＦＥＴのゲートで、コントロール入力信号
端子であわ、さらにｅは入力信号源、ＲＬは負荷であり
、工は端子３に流れるコントロール電流を示す。第１図
示の回路で、端子３をフローティング状態にすれば、抵
抗Ｒ１によりゲート・ソース間が零ノくイアスとなり、
Ｊ−ＦＥＴＱｊはオンになる。逆に、抵抗Ｒ１の両端の
電圧降下がピンチオフ電圧Ｖｐ以上の電圧になるような
コントロール電流工を流すことにより、Ｊ−ＦＥＴＱｌ
はオフになる。このようなＪ−ＦＥＴを用いたスイッチ
回路は、ダイナミックレンジが高く、歪率が低く、オフ
セットもないという優れた機能を有している反面、Ｊ
−ＦＥＴをオフさせる時のスイッチング速度が高速であ
ると、Ｊ−Ｆ Ｅ Ｔ Ｑｊの電極間容量の変化がスイ
ッチング速度に追従しきれないため、端子３．１ 、Ｑ
抵抗Ｒ１を通して、Ｊ−ＦＫＴＱ＋のソース・アース間
にオフセット電圧が発生し、これが、たとえばオーディ
オ信号の切換時に、ショック音として現われるという問
題がある。
発明の目的
本発明の目的は、上述のような従来のＪ−ＦＥＴを用い
たスイッチ回路の問題点を解消することにあり、スイッ
チ回路のオフ時に、オフセット電圧を発生しないような
半導体装置を提供することにある。
たスイッチ回路の問題点を解消することにあり、スイッ
チ回路のオフ時に、オフセット電圧を発生しないような
半導体装置を提供することにある。
発明の構成
本発明は一導電型の第１の基板領域、前記第１の基板領
域上にあって、これと接合をなす反対導電型の第２の基
板領域および前記第２の基板領域を二分して前記第１の
基板領域に達する一導電型型電界効果トランジスタのソ
ース、ドレインおよびゲートとなる各電極領域を有し、
前記第１の接合型電界効果トランジスタのゲート電極領
域および前記第２の接合型電界効果トランジスタのソー
ス電極領域を、それぞれ、前記分離領域まだは前記第１
の基板領域に導電結続し、前記第１の接合型電界効果ト
ランジスタのソース電極領域と前記第２の接合型電界効
果トランジスタのドレイン電極領域とを導電結続した電
極構造をそなえた接合型電界効果半導体装置である。
域上にあって、これと接合をなす反対導電型の第２の基
板領域および前記第２の基板領域を二分して前記第１の
基板領域に達する一導電型型電界効果トランジスタのソ
ース、ドレインおよびゲートとなる各電極領域を有し、
前記第１の接合型電界効果トランジスタのゲート電極領
域および前記第２の接合型電界効果トランジスタのソー
ス電極領域を、それぞれ、前記分離領域まだは前記第１
の基板領域に導電結続し、前記第１の接合型電界効果ト
ランジスタのソース電極領域と前記第２の接合型電界効
果トランジスタのドレイン電極領域とを導電結続した電
極構造をそなえた接合型電界効果半導体装置である。
実施例の説明
次に、本発明の半導体装置を実施例により詳しく説明す
る。
る。
第２図は、本発明実施例の断面図であシ、Ｐ型シリコン
基板４にＰ型エピタキシャル成長領域５を設け、さらに
、このＰ型領域５上にＮ型エピタキンヤル成長領域６を
設けて、このに型領域６を二分して、そのそれぞれの領
域内に一対のＮチャネルＪ −Ｆ Ｅ Ｔ Ｑ／Ｉ 、
Ｑ２を形成したものである。
基板４にＰ型エピタキシャル成長領域５を設け、さらに
、このＰ型領域５上にＮ型エピタキンヤル成長領域６を
設けて、このに型領域６を二分して、そのそれぞれの領
域内に一対のＮチャネルＪ −Ｆ Ｅ Ｔ Ｑ／Ｉ 、
Ｑ２を形成したものである。
Ｎ型領域６を二分するＰ型分離領域了はＰ型領域５に達
しており、これによって分割されたＮ型領域６内には、
Ｎ型の領域８ａ 、ｓｂ 、８ｃ 、ｓｄと、Ｐ型の領
域９ｅ、９ｆとを形成しており、Ｎ型領域３ａ 、ｓｂ
とＰ型領域９ｅとが第１ＯＮチャネルＪ−Ｆ）ｉ：ＴＱ
＋のドレイン、ソースおよびゲートに対応し、まだ、Ｎ
型領域ＢＣ，ｓｄとＰ壁領域９Ｉとが第２のＮチャネル
Ｊ−ＦＥＴＱ２のドレイン、ソースおよびゲートに対応
する。そして、第１のＪ−ＦＥＴＱｌのソース領域８ｂ
と第２のＪ−Ｆ Ｅ Ｔ Ｑ２のドレイン領域８Ｃとは
、たとえばアルミニウム配線層により、導電接続されて
おり、また、第１のＪ−ＦＥＴＱｊのゲート領域９ｅお
よび第２のＪ−ＦＥＴＱ２のソース領域８ｄは、それぞ
れアルミニウム配線層により、分離領域７に導電接続さ
れている。なお、１，２．３および４ａは各領域からの
それぞれの外部電極端子である。
しており、これによって分割されたＮ型領域６内には、
Ｎ型の領域８ａ 、ｓｂ 、８ｃ 、ｓｄと、Ｐ型の領
域９ｅ、９ｆとを形成しており、Ｎ型領域３ａ 、ｓｂ
とＰ型領域９ｅとが第１ＯＮチャネルＪ−Ｆ）ｉ：ＴＱ
＋のドレイン、ソースおよびゲートに対応し、まだ、Ｎ
型領域ＢＣ，ｓｄとＰ壁領域９Ｉとが第２のＮチャネル
Ｊ−ＦＥＴＱ２のドレイン、ソースおよびゲートに対応
する。そして、第１のＪ−ＦＥＴＱｌのソース領域８ｂ
と第２のＪ−Ｆ Ｅ Ｔ Ｑ２のドレイン領域８Ｃとは
、たとえばアルミニウム配線層により、導電接続されて
おり、また、第１のＪ−ＦＥＴＱｊのゲート領域９ｅお
よび第２のＪ−ＦＥＴＱ２のソース領域８ｄは、それぞ
れアルミニウム配線層により、分離領域７に導電接続さ
れている。なお、１，２．３および４ａは各領域からの
それぞれの外部電極端子である。
第３図は、前記第２図示の半導体装置の等価回路構成を
示す。すなわち、この実施例装置は、第１のＪ−ＦＥＴ
−Ｑｊのソース・ゲート間に第２のＪ−ＦＥＴＱ２のソ
ース・ドレインを接続した構造であり、第１のＪ−ＦＥ
ＴＱｊのゲートは、分離領域７および基板側のＰ型領域
５を介して、Ｐ型のシリコン基板４に接続され、第２の
Ｊ−ＦＫＴＱｚのゲート領域９ｆは、フローティング状
態ではあるが、これとＰ型基板４との間をみると垂直方
向に＋ Ｐ型−Ｎ型−ｐ （ｐ＋）型の接合構造になっている。
示す。すなわち、この実施例装置は、第１のＪ−ＦＥＴ
−Ｑｊのソース・ゲート間に第２のＪ−ＦＥＴＱ２のソ
ース・ドレインを接続した構造であり、第１のＪ−ＦＥ
ＴＱｊのゲートは、分離領域７および基板側のＰ型領域
５を介して、Ｐ型のシリコン基板４に接続され、第２の
Ｊ−ＦＫＴＱｚのゲート領域９ｆは、フローティング状
態ではあるが、これとＰ型基板４との間をみると垂直方
向に＋ Ｐ型−Ｎ型−ｐ （ｐ＋）型の接合構造になっている。
つまり、第１のＪ −Ｆ Ｅ Ｔ Ｑｊのゲートと第２
のＪ−ＦＥＴＱ２のゲートとの間にはＰ−Ｎ −Ｐ接合
が存在することになり、とのＰ−Ｎ−Ｐ接合が、端子３
で表わされる第２のＪ−ＦＥＴＱ２のゲートに印加され
るコントロール入力信号Ｖに対して、定電圧素子として
のはたらきをする。
のＪ−ＦＥＴＱ２のゲートとの間にはＰ−Ｎ −Ｐ接合
が存在することになり、とのＰ−Ｎ−Ｐ接合が、端子３
で表わされる第２のＪ−ＦＥＴＱ２のゲートに印加され
るコントロール入力信号Ｖに対して、定電圧素子として
のはたらきをする。
第４図は、前記第２図あるいは第３図に示しだ本発明実
施例装置を用いてスイッチ回路を構成したもので、抵抗
Ｒ２は第１のＪ−ＦＥＴＱｌをオフにするためにそのゲ
ート端子４ａと接地点との間に挿入された抵抗であり、
コンデンサＣは第２のＪ−ＦＥＴＱ２のゲート・ソース
間に介在する容量を示す。この回路構成で、第１のＪ−
ＦＥＴＱｌをオンにする条件は、第２のＪ −Ｆ Ｅ
Ｔ Ｑｚカオンテあって、第１のＪ−ＦＥＴＱｌのゲー
ト−ソース間が短絡された状態にあることである。つま
り、第２のＪ−ＦＥＴＱ２がオンになる最良の状態は、
端子３をフローティング状態（端子３のコントロール信
号の電圧Ｖ＝Ｏ）になすことであり、この状態になれば
、第２のＪ−ＦＥＴＱ２はそのゲート・ソース間容量Ｃ
によりオンになる。このとき、回路の抵抗Ｒ２を、第２
のＪ−ＦＥＴＱ２のオン抵抗に比べて、十分大きくなる
ような値に選定することにより、第１のＪ−ＦＥＴＱｌ
のゲート・ソース間は電位差のほとんどない状態、すな
わち短絡状態にすることができる。逆に、第１のＪ−Ｆ
Ｅ ＴＱｌをオフにするには、端子３に所定のコント
ロール電圧Ｖを力えればよい。このコントロール電圧Ｖ
は、第１ノＪ−Ｆ Ｅ Ｔ Ｑ＋ノピンチオフ電ＥＴＥ
ｖ ｐと、第２のＪ−ＦＥＴＱ２および第１のＪ−Ｆ
ＥＴＱｌの両ゲート間に存在するＰ−Ｎ−Ｐ接合定電圧
要素の降伏電圧値Ｖｚとの和をこえる電圧、すなわち、
１ ｖ １＞ｌＶｐ＋ｖ月”（−あｉば、両Ｊ−ＦＥ
Ｔ Ｑｌ 、Ｑ２が完全にオフに々す、出力端子２側に
電圧を発生することはない。なお、第４図中のコンデン
サＣは、第２のＪ−ＦＥＴＱ２を確実にオンに保つだめ
に、第２のＪ−ＦＥＴＱ２のゲート浮遊容量に付加して
、外付けの容量を挿入することが望ましい。
施例装置を用いてスイッチ回路を構成したもので、抵抗
Ｒ２は第１のＪ−ＦＥＴＱｌをオフにするためにそのゲ
ート端子４ａと接地点との間に挿入された抵抗であり、
コンデンサＣは第２のＪ−ＦＥＴＱ２のゲート・ソース
間に介在する容量を示す。この回路構成で、第１のＪ−
ＦＥＴＱｌをオンにする条件は、第２のＪ −Ｆ Ｅ
Ｔ Ｑｚカオンテあって、第１のＪ−ＦＥＴＱｌのゲー
ト−ソース間が短絡された状態にあることである。つま
り、第２のＪ−ＦＥＴＱ２がオンになる最良の状態は、
端子３をフローティング状態（端子３のコントロール信
号の電圧Ｖ＝Ｏ）になすことであり、この状態になれば
、第２のＪ−ＦＥＴＱ２はそのゲート・ソース間容量Ｃ
によりオンになる。このとき、回路の抵抗Ｒ２を、第２
のＪ−ＦＥＴＱ２のオン抵抗に比べて、十分大きくなる
ような値に選定することにより、第１のＪ−ＦＥＴＱｌ
のゲート・ソース間は電位差のほとんどない状態、すな
わち短絡状態にすることができる。逆に、第１のＪ−Ｆ
Ｅ ＴＱｌをオフにするには、端子３に所定のコント
ロール電圧Ｖを力えればよい。このコントロール電圧Ｖ
は、第１ノＪ−Ｆ Ｅ Ｔ Ｑ＋ノピンチオフ電ＥＴＥ
ｖ ｐと、第２のＪ−ＦＥＴＱ２および第１のＪ−Ｆ
ＥＴＱｌの両ゲート間に存在するＰ−Ｎ−Ｐ接合定電圧
要素の降伏電圧値Ｖｚとの和をこえる電圧、すなわち、
１ ｖ １＞ｌＶｐ＋ｖ月”（−あｉば、両Ｊ−ＦＥ
Ｔ Ｑｌ 、Ｑ２が完全にオフに々す、出力端子２側に
電圧を発生することはない。なお、第４図中のコンデン
サＣは、第２のＪ−ＦＥＴＱ２を確実にオンに保つだめ
に、第２のＪ−ＦＥＴＱ２のゲート浮遊容量に付加して
、外付けの容量を挿入することが望ましい。
発明の効果
以上に、本発明の装置を実施例とその応用回路の動作と
によって説明したが、本発明によれば、これをスイッチ
回路の素子として用いたとき、高ダイナミツクレンジ、
低歪率特性、さらに零オフセットというＪ−ＦＥＴに特
有の機能を維持しつつ、スイッチ切換時の直流変動のな
いスイッチ回を実現することができる。また、本発明は
通常のＪ−ＦＥＴの製造プロセスがそのまま採用され、
単に電極配線のみを変更することで製造可能であり、実
用性も犬である。なお、実施例はＮチャネル形のＪ−Ｆ
ＥＴを示しだが、Ｐチャネル形のＪ−ＦＥＴにも適用し
得ることは言うまでもないことである。
によって説明したが、本発明によれば、これをスイッチ
回路の素子として用いたとき、高ダイナミツクレンジ、
低歪率特性、さらに零オフセットというＪ−ＦＥＴに特
有の機能を維持しつつ、スイッチ切換時の直流変動のな
いスイッチ回を実現することができる。また、本発明は
通常のＪ−ＦＥＴの製造プロセスがそのまま採用され、
単に電極配線のみを変更することで製造可能であり、実
用性も犬である。なお、実施例はＮチャネル形のＪ−Ｆ
ＥＴを示しだが、Ｐチャネル形のＪ−ＦＥＴにも適用し
得ることは言うまでもないことである。
第１図は従来のＪ−ＦＥＴを用いたスイッチ回路図、第
２図は本発明実施個装装置の断面図ならびに電極配線構
造を示す結線図、第３図は第２図に示す装置の等価回路
図、第４図は本発明の装置を用いてスイッチ回路を構成
した回路図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・コントロール信号入力端子、４，４ａ・・
・・・Ｐ型基板ならびに外部ゲート端子、５・・・・・
・Ｐ型頭域、６・・・・・・Ｎ型領域、７・・・・・・
Ｐ型分離領域、８・・・・・・Ｎ型（ソース・ドレイン
）領域、９・・・・・・Ｐ１型ゲート領域、Ｑｌ、Ｑ２
・・・・・・Ｊ−Ｆ Ｅ Ｔ−Ｒ＋ 、Ｒ２、ＲＬ・・
・・・・抵抗。 ｅ・・・・・・入力信号源。 ２９５
２図は本発明実施個装装置の断面図ならびに電極配線構
造を示す結線図、第３図は第２図に示す装置の等価回路
図、第４図は本発明の装置を用いてスイッチ回路を構成
した回路図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・コントロール信号入力端子、４，４ａ・・
・・・Ｐ型基板ならびに外部ゲート端子、５・・・・・
・Ｐ型頭域、６・・・・・・Ｎ型領域、７・・・・・・
Ｐ型分離領域、８・・・・・・Ｎ型（ソース・ドレイン
）領域、９・・・・・・Ｐ１型ゲート領域、Ｑｌ、Ｑ２
・・・・・・Ｊ−Ｆ Ｅ Ｔ−Ｒ＋ 、Ｒ２、ＲＬ・・
・・・・抵抗。 ｅ・・・・・・入力信号源。 ２９５
Claims (1)
- 【特許請求の範囲】 一導電型の第１の基板領域、前記第１の基板領域上にあ
って、これと接合をなす反対導電型の第２の基板領域お
よび前記第２の基板領域を二分し勤 域のおのおのに、第１および第２の接合型電界効果トラ
ンジスタのソース、ドレインおよびゲートとなる各電極
領域を有し、前記第１の接合型電界効果トランジスタの
ゲート電極領域および前記第２の接合型電界効果トラン
ジスタのソース電極領域を、それぞれ、前記分離領域ま
たは前記第１の基板領域に導電結続し、前記第１の接合
型電界効果トランジスタのソース電極領域と前記第２の
接合型電界効果トランジスタのドレイン電極領域とを導
電結続した電極構造をそなえた接合型電界効果半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140568A JPS5929467A (ja) | 1982-08-12 | 1982-08-12 | 接合型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140568A JPS5929467A (ja) | 1982-08-12 | 1982-08-12 | 接合型電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5929467A true JPS5929467A (ja) | 1984-02-16 |
| JPH0363211B2 JPH0363211B2 (ja) | 1991-09-30 |
Family
ID=15271704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140568A Granted JPS5929467A (ja) | 1982-08-12 | 1982-08-12 | 接合型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929467A (ja) |
-
1982
- 1982-08-12 JP JP57140568A patent/JPS5929467A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0363211B2 (ja) | 1991-09-30 |
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