JPH0363250B2 - - Google Patents
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- Publication number
- JPH0363250B2 JPH0363250B2 JP6210382A JP6210382A JPH0363250B2 JP H0363250 B2 JPH0363250 B2 JP H0363250B2 JP 6210382 A JP6210382 A JP 6210382A JP 6210382 A JP6210382 A JP 6210382A JP H0363250 B2 JPH0363250 B2 JP H0363250B2
- Authority
- JP
- Japan
- Prior art keywords
- filter
- polynomial
- partial
- coefficients
- coefficient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】
この発明は、デイジタルカラーエンコーダのロ
ーパスフイルタに適用されるデイジタルフイルタ
に関する。
ーパスフイルタに適用されるデイジタルフイルタ
に関する。
デイジタルフイルタをリアルタイムのプロセツ
サとしてデイジタル信号処理回路内にハードウエ
アとして組み込む場合、係数乗算器として、通
常、ROMなどの大容量記憶装置をルツクアツプ
する手法をとるものが用いられる。したがつて回
路規模が増大し、デイジタルフイルタをLSI化す
ることが難しくなる。
サとしてデイジタル信号処理回路内にハードウエ
アとして組み込む場合、係数乗算器として、通
常、ROMなどの大容量記憶装置をルツクアツプ
する手法をとるものが用いられる。したがつて回
路規模が増大し、デイジタルフイルタをLSI化す
ることが難しくなる。
そこで、本願出願人は、デイジタルフイルタの
伝達関数を複数の多項式に展開し、この複数の多
項式の係数を整数とし、この複数の多項式と夫々
対応すると共に、係数を加算によつて得るように
なされた部分フイルタを縦続接続した構成のデイ
ジタルフイルタを先に提案している。
伝達関数を複数の多項式に展開し、この複数の多
項式の係数を整数とし、この複数の多項式と夫々
対応すると共に、係数を加算によつて得るように
なされた部分フイルタを縦続接続した構成のデイ
ジタルフイルタを先に提案している。
また、ハードウエア例えばローパスフイルタを
構成する場合、所定の最大平担特性、チエビシエ
フ特性などを有する通過帯域を実現するために
は、負のインパルス応答を必要とする。上述のよ
うに、部分フイルタを縦続接続する構成では、負
の係数を有する多項式の部分フイルタは、高域ブ
ースト特性のものとなる。したがつて、任意の入
力データに対して、オーバーフロー、アンダーフ
ローを生じないように、２〜３ビツト分のオーバ
ーヘツドビツトを追加する必要が生じる。この場
合、オーバーフローが生じる段でクリツプしても
よいが、系全体は線形にする方が良い。
構成する場合、所定の最大平担特性、チエビシエ
フ特性などを有する通過帯域を実現するために
は、負のインパルス応答を必要とする。上述のよ
うに、部分フイルタを縦続接続する構成では、負
の係数を有する多項式の部分フイルタは、高域ブ
ースト特性のものとなる。したがつて、任意の入
力データに対して、オーバーフロー、アンダーフ
ローを生じないように、２〜３ビツト分のオーバ
ーヘツドビツトを追加する必要が生じる。この場
合、オーバーフローが生じる段でクリツプしても
よいが、系全体は線形にする方が良い。
この発明は、オーバーヘツドビツトを最少限に
抑え、構成が複雑化するのを防止するようにした
ものである。
抑え、構成が複雑化するのを防止するようにした
ものである。
第１図は、準最大平担特性を生じさせるための
高域ブースト形の特性を有するフイルタの一例を
示す。同図において、１は入力端子、２は出力端
子を示し、入力端子１には、１サンプルが例えば
８ビツトのデータが供給される。また、Ｄは、サ
ンプリング周期と等しい単位遅延量を表わしてお
り、３，４，５，６の夫々は、数字で表わす係数
の乗算器である。この第１図に示す構成のフイル
タは、単位遅延演算子をＺとすると、下記の伝達
関数H1（Ｚ）を有する。
高域ブースト形の特性を有するフイルタの一例を
示す。同図において、１は入力端子、２は出力端
子を示し、入力端子１には、１サンプルが例えば
８ビツトのデータが供給される。また、Ｄは、サ
ンプリング周期と等しい単位遅延量を表わしてお
り、３，４，５，６の夫々は、数字で表わす係数
の乗算器である。この第１図に示す構成のフイル
タは、単位遅延演算子をＺとすると、下記の伝達
関数H1（Ｚ）を有する。
H1（Ｚ）＝Z4−6Z3＋14Z2−6Z＋1/4
この1/4の係数は、ゲインの正規化のためのもの
である。
である。
そして、入力端子１及び４個の単位遅延回路の
出力に、（１，０，１，０，１）（但し、１は、８
ビツトが全て１，０は、８ビツトが全て０を意味
する。）が現れる場合と、同様に（０，１，０，
１，０）が現れる場合とが最悪の入力ビツトパタ
ーンとなり、前者の場合が＋４倍、後者が−３倍
の出力を生じさせ、結局、３ビツトのオーバーヘ
ツドビツトが必要となる。
出力に、（１，０，１，０，１）（但し、１は、８
ビツトが全て１，０は、８ビツトが全て０を意味
する。）が現れる場合と、同様に（０，１，０，
１，０）が現れる場合とが最悪の入力ビツトパタ
ーンとなり、前者の場合が＋４倍、後者が−３倍
の出力を生じさせ、結局、３ビツトのオーバーヘ
ツドビツトが必要となる。
そこで、この発明では、第２図に示すように、
上述の伝達関数H1（Ｚ）を有する部分フイルタ７
の前後に、所定の伝達関数H2（Ｚ）例えば（１＋
Ｚ）2の部分フイルタ８を挿入するようにしたもの
である。
上述の伝達関数H1（Ｚ）を有する部分フイルタ７
の前後に、所定の伝達関数H2（Ｚ）例えば（１＋
Ｚ）2の部分フイルタ８を挿入するようにしたもの
である。
この部分フイルタ７及び８の総合的伝達関数は
下記のものとなる。
下記のものとなる。
H1（Ｚ）H2（Ｚ）＝Z6−4Z5＋3Z4＋16Z3＋3Z2−
4Z＋1/16 かかる構成において、最悪の入力パターンが供
給されたときを考えると、（＋3/2倍及び−1/2倍）
の出力が生じるので、１ビツトだけのオーバーヘ
ツドビツトとできる。
4Z＋1/16 かかる構成において、最悪の入力パターンが供
給されたときを考えると、（＋3/2倍及び−1/2倍）
の出力が生じるので、１ビツトだけのオーバーヘ
ツドビツトとできる。
以下、この発明をFIR（有限インパルス応答）
フイルタであつて、デイジタル色差信号（Ｉ信
号）の帯域制限用のローパスフイルタに対して適
用した一実施例について第３図を参照して説明す
る。
フイルタであつて、デイジタル色差信号（Ｉ信
号）の帯域制限用のローパスフイルタに対して適
用した一実施例について第３図を参照して説明す
る。
入力端子１には、マトリクス回路からの例えば
2fSC（fSC：カラーサブキヤリア周波数）のサンプ
リング周波数のＩ信号が供給される。したがつ
て、（Ｄ＝１／2fSC）である。入力端子１及び出
力端子２間に、遅延回路９，１０と部分フイルタ
８Ａ，８Ｂ，７，１１，１２とが縦続接続されて
いる。この遅延回路９及び１０は、Ｑ信号用のロ
ーパスフイルタと回路構成を共通とし、群遅延時
間を等しいものとするために挿入されているもの
である。
2fSC（fSC：カラーサブキヤリア周波数）のサンプ
リング周波数のＩ信号が供給される。したがつ
て、（Ｄ＝１／2fSC）である。入力端子１及び出
力端子２間に、遅延回路９，１０と部分フイルタ
８Ａ，８Ｂ，７，１１，１２とが縦続接続されて
いる。この遅延回路９及び１０は、Ｑ信号用のロ
ーパスフイルタと回路構成を共通とし、群遅延時
間を等しいものとするために挿入されているもの
である。
部分フイルタ８Ａ，８Ｂ，１１，１２は、単位
遅延回路の入出力を加算する構成であつて、夫々
（Ｚ＋１）の伝達関数を有するものであり、帯域
阻止形フイルタであり、部分フイルタ８Ａ及び８
Ｂによつて伝達関数H2（Ｚ）が実現される。ま
た、部分フイルタ７の伝達関数H1（Ｚ）は、前述
のように H1（Ｚ）＝−2Z2＋16Z2−８（Z3＋Ｚ）＋２（Z3＋
Ｚ）＋Z4＋１＝Z4−6Z3＋14Z2−6Z＋１ である。つまり、この部分フイルタ７は、高域ブ
ースト形フイルタであり、第１図と同様のもの
で、係数として2nを用いるようにしたものであ
る。
遅延回路の入出力を加算する構成であつて、夫々
（Ｚ＋１）の伝達関数を有するものであり、帯域
阻止形フイルタであり、部分フイルタ８Ａ及び８
Ｂによつて伝達関数H2（Ｚ）が実現される。ま
た、部分フイルタ７の伝達関数H1（Ｚ）は、前述
のように H1（Ｚ）＝−2Z2＋16Z2−８（Z3＋Ｚ）＋２（Z3＋
Ｚ）＋Z4＋１＝Z4−6Z3＋14Z2−6Z＋１ である。つまり、この部分フイルタ７は、高域ブ
ースト形フイルタであり、第１図と同様のもの
で、係数として2nを用いるようにしたものであ
る。
なお、上述の伝達関数は、簡単のため、群遅延
時間及び正規化のためのゲインの項を無視したも
のである。
時間及び正規化のためのゲインの項を無視したも
のである。
そして、第３図に示す構成のデイジタルフイル
タは、1.3MHzで−2dB以下、3.6MHzで−20dB以
上の減衰量のローパス特性を有し、Ｉ信号の帯域
を1.5MHzに制限する。
タは、1.3MHzで−2dB以下、3.6MHzで−20dB以
上の減衰量のローパス特性を有し、Ｉ信号の帯域
を1.5MHzに制限する。
上述の説明から理解されるように、この発明に
依れば、負係数の伝達関数を有する部分フイルタ
の出力におけるオーバーヘツドビツトのビツト数
を最少限におさえることができ、したがつて、構
成の複雑化を防止することができる。また、この
発明は、伝達関数の係数が整数の部分フイルタを
縦続接続する構成としているので、データ変換テ
ーブルが拡納された大規模なROMを必要とせ
ず、CMOSなどによるランダムロジツクで実現
することができ、LSI化に好適なものとできる。
また、ROMの規模が極端に大きくならないよう
に、データ変換テーブル自体が近似値であるた
め、これによる特性変化などの悪影響が生じる。
しかし、この発明は、係数を整数として最初から
設計しているので、かかる問題点を発生しない。
依れば、負係数の伝達関数を有する部分フイルタ
の出力におけるオーバーヘツドビツトのビツト数
を最少限におさえることができ、したがつて、構
成の複雑化を防止することができる。また、この
発明は、伝達関数の係数が整数の部分フイルタを
縦続接続する構成としているので、データ変換テ
ーブルが拡納された大規模なROMを必要とせ
ず、CMOSなどによるランダムロジツクで実現
することができ、LSI化に好適なものとできる。
また、ROMの規模が極端に大きくならないよう
に、データ変換テーブル自体が近似値であるた
め、これによる特性変化などの悪影響が生じる。
しかし、この発明は、係数を整数として最初から
設計しているので、かかる問題点を発生しない。
なお、この発明は、ローパスフイルタに限ら
ず、ハイパスフイルタ或いはバンドパスフイルタ
に対しても同様に適用することができる。
ず、ハイパスフイルタ或いはバンドパスフイルタ
に対しても同様に適用することができる。
第１図は高域ブースト形の特性を有するデイジ
タルフイルタの一例のブロツク図、第２図はこの
発明の説明に用いるブロツク図、第３図はこの発
明の一実施例の構成を示すブロツク図である。 １……入力端子、２……出力端子、７，８，８
Ａ，８Ｂ，１１，１２……部分フイルタ。
タルフイルタの一例のブロツク図、第２図はこの
発明の説明に用いるブロツク図、第３図はこの発
明の一実施例の構成を示すブロツク図である。 １……入力端子、２……出力端子、７，８，８
Ａ，８Ｂ，１１，１２……部分フイルタ。
Claims (1)
- 【特許請求の範囲】 １ 伝達関数を少なくとも負の係数からなる項を
有する多項式と、正の係数からなる項のみを有す
る多項式とを含み、夫々の係数が整数にて形成さ
れる複数の多項式に展開し、この複数の多項式を
夫々上記係数を加算によつて得るようになされた
部分フイルタで構成するとともに、上記部分フイ
ルタを複数個従属接続してなるデイジタルフイル
タにおいて、 上記負の係数を有する多項式を構成する部分フ
イルタの前段に、上記正の係数からなる項のみを
有する多項式を形成する部分フイルタを挿入し、
上記負の係数を有する多項式を構成する部分フイ
ルタの出力系列のオーバーヘツドビツトを最小限
にするようにしたデイジタルフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210382A JPS58179015A (ja) | 1982-04-14 | 1982-04-14 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210382A JPS58179015A (ja) | 1982-04-14 | 1982-04-14 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58179015A JPS58179015A (ja) | 1983-10-20 |
| JPH0363250B2 true JPH0363250B2 (ja) | 1991-09-30 |
Family
ID=13190374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6210382A Granted JPS58179015A (ja) | 1982-04-14 | 1982-04-14 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58179015A (ja) |
-
1982
- 1982-04-14 JP JP6210382A patent/JPS58179015A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58179015A (ja) | 1983-10-20 |
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