JPH0363255B2 - - Google Patents
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- JPH0363255B2 JPH0363255B2 JP61170634A JP17063486A JPH0363255B2 JP H0363255 B2 JPH0363255 B2 JP H0363255B2 JP 61170634 A JP61170634 A JP 61170634A JP 17063486 A JP17063486 A JP 17063486A JP H0363255 B2 JPH0363255 B2 JP H0363255B2
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- circuit
- frequency
- output
- signal
- pulse
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- 230000010355 oscillation Effects 0.000 claims description 19
- 238000001514 detection method Methods 0.000 claims description 14
- 230000001747 exhibiting effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 13
- 230000000630 rising effect Effects 0.000 description 9
- 239000013078 crystal Substances 0.000 description 5
- 240000001987 Pyrus communis Species 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、トランシーバ等の無線機器におい
て、局部発振周波数信号あるいは搬送波信号を得
るためのPLL回路に関する。
て、局部発振周波数信号あるいは搬送波信号を得
るためのPLL回路に関する。
(ロ) 従来の技術
通常、トランシーバ等に使用されるPLL回路
においては、PLLがアンロツク状態になると規
定外電波放射の危険があるため、PLLのアンロ
ツクを検出して送信の禁止を行う必要があり、ま
た、受信に於いては、選局時にミユーテイングを
行う必要がある。
においては、PLLがアンロツク状態になると規
定外電波放射の危険があるため、PLLのアンロ
ツクを検出して送信の禁止を行う必要があり、ま
た、受信に於いては、選局時にミユーテイングを
行う必要がある。
そのため、電圧制御発振回路の発振周波数を分
周する可変分周回路の分周出力と基準周波数を分
周する分周回路の分周出力が印加される位相比較
回路から位相差信号を導出し、この信号を積分し
てパルス幅の弁別を行い、位相差が所定以上にな
つたことを検出してアンロツク検出信号を得てい
る。しかし、パルス幅弁別をコンデンサと抵抗の
アナログ方式で行うと、精度が悪く、また、
PLLに変調をかける場合は不適である欠点があ
つた。
周する可変分周回路の分周出力と基準周波数を分
周する分周回路の分周出力が印加される位相比較
回路から位相差信号を導出し、この信号を積分し
てパルス幅の弁別を行い、位相差が所定以上にな
つたことを検出してアンロツク検出信号を得てい
る。しかし、パルス幅弁別をコンデンサと抵抗の
アナログ方式で行うと、精度が悪く、また、
PLLに変調をかける場合は不適である欠点があ
つた。
そこで従来は、第４図に示す如きPLL回路が
使用されていた。第４図に於いて、１は可変分周
回路、２は水晶発振回路、３は基準周波数を分周
する分周回路、４は位相比較回路、５はローパス
フイルタ、６は電圧制御発振回路、７はアンロツ
ク検出回路であり、アンロツク検出回路７は、位
相差を示すパルスPEが入力Ｄに印加され、分周
回路３の途中の分周出力φRがクロツク入力CLに
印加されたＤ−FF８と、Ｄ−FF８の出力でセツ
トされ、分周出力R0を所定数計数するカウンタ
９の出力でリセツトされるＲ−SFF１０で構成さ
れている。このアンロツク検出回路７は、第５図
のタイミング図から明らかな如く、Ｄ−FF８の
クロツク入力CLに印加される分周出力φRの一周
期を位相差パルスPEの弁別の基準にしている。
従つて、正確なパルス幅弁別が行なえ、また、弁
別幅を変える場合にも分周回路３から取り出す段
を変えることによつて容易に行なえる。
使用されていた。第４図に於いて、１は可変分周
回路、２は水晶発振回路、３は基準周波数を分周
する分周回路、４は位相比較回路、５はローパス
フイルタ、６は電圧制御発振回路、７はアンロツ
ク検出回路であり、アンロツク検出回路７は、位
相差を示すパルスPEが入力Ｄに印加され、分周
回路３の途中の分周出力φRがクロツク入力CLに
印加されたＤ−FF８と、Ｄ−FF８の出力でセツ
トされ、分周出力R0を所定数計数するカウンタ
９の出力でリセツトされるＲ−SFF１０で構成さ
れている。このアンロツク検出回路７は、第５図
のタイミング図から明らかな如く、Ｄ−FF８の
クロツク入力CLに印加される分周出力φRの一周
期を位相差パルスPEの弁別の基準にしている。
従つて、正確なパルス幅弁別が行なえ、また、弁
別幅を変える場合にも分周回路３から取り出す段
を変えることによつて容易に行なえる。
(ハ) 発明が解決しようとする問題点
しかしながら、第４図に示された分周回路３で
は位相比較回路に印加する分周出力R0は出力段
を変えることによつて切換えられるが、その分周
比はバイナリーであるため自由な分周出力を得る
ことはできない。従つて、汎用のPLL回路でバ
イナリー値以外の任意の比較周波数を得たい場
合、あるいは、基準周波数を他の回路（例えばミ
キサ回路）へも供給するためにその回路で基準周
波数が決まる場合などでは、基準周波数の分周回
路を第６図に示す如き可変分周回路とすることで
対応できる。しかし、この可変分周回路の途中段
からパルス幅弁別のためのクロツクパルスφRを
取り出すと、可変分周回路にプリセツトされるデ
ータの値によつて弁別幅が変化してしまう。
は位相比較回路に印加する分周出力R0は出力段
を変えることによつて切換えられるが、その分周
比はバイナリーであるため自由な分周出力を得る
ことはできない。従つて、汎用のPLL回路でバ
イナリー値以外の任意の比較周波数を得たい場
合、あるいは、基準周波数を他の回路（例えばミ
キサ回路）へも供給するためにその回路で基準周
波数が決まる場合などでは、基準周波数の分周回
路を第６図に示す如き可変分周回路とすることで
対応できる。しかし、この可変分周回路の途中段
からパルス幅弁別のためのクロツクパルスφRを
取り出すと、可変分周回路にプリセツトされるデ
ータの値によつて弁別幅が変化してしまう。
即ち、第７図のタイミング図に於いて、例え
ば、第６図のＴ−FFの第１段目、第２段目、及
び第３段目に各々“110”と“100”をプリセツト
した場合、第２段目の出力Ｑをクロツクパルス
φRとすると、弁別幅が「ａ」と「ｂ」の如く異
なつたものとなり、更に「ａ」の如く、位相比較
の基準となる分周出力R0の前後における弁別幅
も異なつたものとなる。従つて、基準周波数を分
周する分周回路を可変分周回路とした場合にはパ
ルス幅弁別のための一定のクロツクパルスを確保
できない欠点があつた。
ば、第６図のＴ−FFの第１段目、第２段目、及
び第３段目に各々“110”と“100”をプリセツト
した場合、第２段目の出力Ｑをクロツクパルス
φRとすると、弁別幅が「ａ」と「ｂ」の如く異
なつたものとなり、更に「ａ」の如く、位相比較
の基準となる分周出力R0の前後における弁別幅
も異なつたものとなる。従つて、基準周波数を分
周する分周回路を可変分周回路とした場合にはパ
ルス幅弁別のための一定のクロツクパルスを確保
できない欠点があつた。
(ニ) 問題点を解決するための手段
本発明は上述した点に鑑みて為されたものであ
り、第１の周波数信号を入力する第１の分周回路
と、第２の周波数信号を入力し分周比が可変であ
る第２の分周回路と、第２の分周回路の分周出力
を第２の周波数信号と同期するクロツクパルスに
よりシフトするシフト手段と、第１の分周回路の
分周出力とシフト手段のｍ段の出力とが印加され
た位相比較回路と、位相比較回路からの位相差を
示すパルスとシフト手段のｍ段の前後ｌ及びｎ段
の出力が印加され、該ｌ及びｎ段の出力パルス間
の幅を弁別幅として位相差を示すパルスを弁別す
るアンロツク検出回路を備えたものであり、第２
の分周回路にプリセツトされるデータに拘わらず
一定の弁別パルスを得ることが可能なPLL回路
を提供するものである。
り、第１の周波数信号を入力する第１の分周回路
と、第２の周波数信号を入力し分周比が可変であ
る第２の分周回路と、第２の分周回路の分周出力
を第２の周波数信号と同期するクロツクパルスに
よりシフトするシフト手段と、第１の分周回路の
分周出力とシフト手段のｍ段の出力とが印加され
た位相比較回路と、位相比較回路からの位相差を
示すパルスとシフト手段のｍ段の前後ｌ及びｎ段
の出力が印加され、該ｌ及びｎ段の出力パルス間
の幅を弁別幅として位相差を示すパルスを弁別す
るアンロツク検出回路を備えたものであり、第２
の分周回路にプリセツトされるデータに拘わらず
一定の弁別パルスを得ることが可能なPLL回路
を提供するものである。
(ホ) 作用
上述の手段によれば、第２の分周回路の分周出
力をシフト手段でシフトすることによつて第２の
周波数信号と同期するクロツクパルスをｍ個更に
計数したとき位相比較回路へ基準となるパルスが
出力され、また、シフト手段のｌ段及びｎ段から
パルスが出力される間隔は周期が一定なクロツク
パルスによつて定まるために、アンロツク検出回
路のパルス幅弁別のためのパルスも第２の分周回
路のプリセツトデータに拘わらず一定となる。更
に、シフト手段のｍ段の前後で任意の段から選択
的に弁別用のパルスを取り出すことにより、弁別
幅も任意に選択可能となる。
力をシフト手段でシフトすることによつて第２の
周波数信号と同期するクロツクパルスをｍ個更に
計数したとき位相比較回路へ基準となるパルスが
出力され、また、シフト手段のｌ段及びｎ段から
パルスが出力される間隔は周期が一定なクロツク
パルスによつて定まるために、アンロツク検出回
路のパルス幅弁別のためのパルスも第２の分周回
路のプリセツトデータに拘わらず一定となる。更
に、シフト手段のｍ段の前後で任意の段から選択
的に弁別用のパルスを取り出すことにより、弁別
幅も任意に選択可能となる。
(ヘ) 実施例
第１図は、本発明の実施例を示すブロツク図で
ある。第１の分周回路１１は、電圧制御発振回路
（VCO）１２からの発振周波数信号を入力しプリ
セツト回路１３から印加されるデータによつて分
周比が可変される可変分周回路であり、その分周
出力P0は位相比較回路１４に印加される。位相
比較回路１４の比較出力は、ローパスフイルタ１
５に印加され、積分変換されVCO１２の発振周
波数を制御する。
ある。第１の分周回路１１は、電圧制御発振回路
（VCO）１２からの発振周波数信号を入力しプリ
セツト回路１３から印加されるデータによつて分
周比が可変される可変分周回路であり、その分周
出力P0は位相比較回路１４に印加される。位相
比較回路１４の比較出力は、ローパスフイルタ１
５に印加され、積分変換されVCO１２の発振周
波数を制御する。
第２の分周回路１６は、水晶発振回路１７から
の基準周波数信号frefを入力する分周回路であ
り、バイナリー分周する２段接続されたＴ−FF
１８と、Ｔ−FF１９で構成された可変分周部２
０と、ゲート回路２１とから構成され、Ｔ−FF
１９の各々にはプリセツト回路２２からのデータ
が印加される。ゲート回路２１は、Ｔ−FF１９
の各段の出力が、例えばすべて“１”となつたこ
とを検出するゲートであり、ゲート回路２１の出
力G0は、シフトレジスタ２３の入力Ｄに接続さ
れる。シフトレジスタ２３は、クロツク入力CL
に印加されるＴ−FF１８の出力Ｑ、即ちクロツ
クパルスφRに従つて、出力G0を順次シフトする。
このシフトレジスタ２３は、例えば９段で構成さ
れ、中間の５段目の出力Q5が各Ｔ−FF１９のプ
リセツト端子Ｐに印加されると共に位相比較の基
準パルスR0として位相比較回路１４に印加され
る。従つて、２段目のＴ−FF１８の出力Ｑから
取り出されたクロツクパルスφRは、周期が常時
一定なパルスであり、シフトレジスタ２３から出
力される各パルス間の周期は、Ｔ−FF１９のプ
リセツトデータによつて変化することはなく、常
時一定となる。
の基準周波数信号frefを入力する分周回路であ
り、バイナリー分周する２段接続されたＴ−FF
１８と、Ｔ−FF１９で構成された可変分周部２
０と、ゲート回路２１とから構成され、Ｔ−FF
１９の各々にはプリセツト回路２２からのデータ
が印加される。ゲート回路２１は、Ｔ−FF１９
の各段の出力が、例えばすべて“１”となつたこ
とを検出するゲートであり、ゲート回路２１の出
力G0は、シフトレジスタ２３の入力Ｄに接続さ
れる。シフトレジスタ２３は、クロツク入力CL
に印加されるＴ−FF１８の出力Ｑ、即ちクロツ
クパルスφRに従つて、出力G0を順次シフトする。
このシフトレジスタ２３は、例えば９段で構成さ
れ、中間の５段目の出力Q5が各Ｔ−FF１９のプ
リセツト端子Ｐに印加されると共に位相比較の基
準パルスR0として位相比較回路１４に印加され
る。従つて、２段目のＴ−FF１８の出力Ｑから
取り出されたクロツクパルスφRは、周期が常時
一定なパルスであり、シフトレジスタ２３から出
力される各パルス間の周期は、Ｔ−FF１９のプ
リセツトデータによつて変化することはなく、常
時一定となる。
アンロツク検出回路２４は、Ｄ−FF２５、Ｒ
−SFF２６、カウンタ２７、ORゲート２８，２
９及びインバータ３０から成り、Ｄ−FF２５の
入力Ｄに位相比較回路１４から出力される位相差
信号PEが印加され、クロツク入力CLには、シフ
トレジスタ２３の１段目の出力Q1と９段目の出
力Q9がORゲート２８を介して印加される。Ｄ−
FF２５の出力Ｑは、Ｒ−SFF２６のセツト入力
Ｓに接続され、Ｒ−SFF２６の出力Ｑがアンロツ
ク検出信号UNLOCKとして出力される。また、
カウンタ２７は、最後のアンロツクが検出されて
から、遅延手段２１の出力を所定数計数したとき
Ｒ−SFF２６をリセツトするものである。このア
ンロツク検出回路２４の弁別幅は、Ｄ−FF２５
が位相差信号PEが“１”であることを取り込む
期間、即ち、シフトレジスタ２３の出力Q1の立
ち上がりから出力Q9の立ち上がりまでの期間で
あり、この期間は、クロツクパルスφRによつて
作成されるため、プリセツトデータに拘わらず常
に一定となる。
−SFF２６、カウンタ２７、ORゲート２８，２
９及びインバータ３０から成り、Ｄ−FF２５の
入力Ｄに位相比較回路１４から出力される位相差
信号PEが印加され、クロツク入力CLには、シフ
トレジスタ２３の１段目の出力Q1と９段目の出
力Q9がORゲート２８を介して印加される。Ｄ−
FF２５の出力Ｑは、Ｒ−SFF２６のセツト入力
Ｓに接続され、Ｒ−SFF２６の出力Ｑがアンロツ
ク検出信号UNLOCKとして出力される。また、
カウンタ２７は、最後のアンロツクが検出されて
から、遅延手段２１の出力を所定数計数したとき
Ｒ−SFF２６をリセツトするものである。このア
ンロツク検出回路２４の弁別幅は、Ｄ−FF２５
が位相差信号PEが“１”であることを取り込む
期間、即ち、シフトレジスタ２３の出力Q1の立
ち上がりから出力Q9の立ち上がりまでの期間で
あり、この期間は、クロツクパルスφRによつて
作成されるため、プリセツトデータに拘わらず常
に一定となる。
次に、第１図の動作を第２図のタイミング図を
参照して説明する。
参照して説明する。
可変分周部２０が、プリセツトされたデータに
従つてクロツクパルスφRをＮ個（プリセツトさ
れたデータによつて決定される数）を計数する
と、ゲート回路２１の出力G0は“１”となり、
Ｎ＋１個目のクロツクパルスφRの立ち下がりに
より、出力G0は“０”となり、シフトレジスタ
２３の出力Q1は“１”となる。そして、Ｎ＋５
個目のクロツクパルスφRの立ち下がりにより、
出力Q5、即ち、基準パルスR0が“１”となり、
また、Ｎ＋９個目のクロツクパルスφRの立ち下
がりにより出力Q9が“１”となる。そこで、基
準パルスR0の立ち上がり位置に対して、第１の
分周回路１１の分周出力P0の立ち上がりが破線
イ，ロの如く前にある場合には、位相差信号PE
は、PEイまたはPEロで示されるパルスとなり、
分周出力P0の立ち上がりが破線ハ，ニの如く後
にある場合には、位相差信号PEは、PEハまたは
PEニに示されるパルスとなる。また、位相差信
号PEがPEロあるいはPEハの如く、シフトレジ
スタ２３の出力Q1の立ち上がりと出力Q9の立ち
上がりの期間内に、パルスが消滅してしまう場合
には、アンロツク検出回路２４のＤ−FF２５に
“１”は取り込まれない。即ち、この状態はロツ
ク状態にある。一方、位相差信号PEがPEイある
いはPEニの如く、シフトレジスタ２３の出力Q1
の立ち上がりより前に“１”となるか、あるい
は、出力Q9の立ち上がりより後に“１”となる
場合には、Ｄ−FF２５は位相差信号PEの“１”
を取り込みＲ−SFF２６をセツトする。即ち、こ
の状態はPLLがアンロツクの状態である。
従つてクロツクパルスφRをＮ個（プリセツトさ
れたデータによつて決定される数）を計数する
と、ゲート回路２１の出力G0は“１”となり、
Ｎ＋１個目のクロツクパルスφRの立ち下がりに
より、出力G0は“０”となり、シフトレジスタ
２３の出力Q1は“１”となる。そして、Ｎ＋５
個目のクロツクパルスφRの立ち下がりにより、
出力Q5、即ち、基準パルスR0が“１”となり、
また、Ｎ＋９個目のクロツクパルスφRの立ち下
がりにより出力Q9が“１”となる。そこで、基
準パルスR0の立ち上がり位置に対して、第１の
分周回路１１の分周出力P0の立ち上がりが破線
イ，ロの如く前にある場合には、位相差信号PE
は、PEイまたはPEロで示されるパルスとなり、
分周出力P0の立ち上がりが破線ハ，ニの如く後
にある場合には、位相差信号PEは、PEハまたは
PEニに示されるパルスとなる。また、位相差信
号PEがPEロあるいはPEハの如く、シフトレジ
スタ２３の出力Q1の立ち上がりと出力Q9の立ち
上がりの期間内に、パルスが消滅してしまう場合
には、アンロツク検出回路２４のＤ−FF２５に
“１”は取り込まれない。即ち、この状態はロツ
ク状態にある。一方、位相差信号PEがPEイある
いはPEニの如く、シフトレジスタ２３の出力Q1
の立ち上がりより前に“１”となるか、あるい
は、出力Q9の立ち上がりより後に“１”となる
場合には、Ｄ−FF２５は位相差信号PEの“１”
を取り込みＲ−SFF２６をセツトする。即ち、こ
の状態はPLLがアンロツクの状態である。
このように、シフトレジスタ２３から出力され
る基準パルスR0の立ち上がり位置から前後tb及び
tf（通常tb＝tf）の期間によつて位相差信号PEのパ
ルス幅弁別が為されるのであり、tb及びtfは、前
述した如く、可変分周部２０にプリセツトされる
プリセツトデータに拘わらず常時一定となる。ま
た、シフトレジスタ２３からORゲート２８に印
加する信号の取り出し位置を選択することによ
り、パルス幅弁別の幅を任意に変えることもでき
る。
る基準パルスR0の立ち上がり位置から前後tb及び
tf（通常tb＝tf）の期間によつて位相差信号PEのパ
ルス幅弁別が為されるのであり、tb及びtfは、前
述した如く、可変分周部２０にプリセツトされる
プリセツトデータに拘わらず常時一定となる。ま
た、シフトレジスタ２３からORゲート２８に印
加する信号の取り出し位置を選択することによ
り、パルス幅弁別の幅を任意に変えることもでき
る。
第３図は、本発明の他の実施例を示すブロツク
図であり、回路構成は第１図の実施例と同様であ
るので、同一図番を付して説明を略す。ただ本実
施例に於いては、第１の分周回路１１は、水晶発
振回路１７で作成された基準周波数信号を入力
し、第２の分周回路１６はVCO１２で発振され
た周波数信号を入力するものである。即ち、
PLLループ内に第２の分周回路１６を使用した
ものであり、第１の分周回路１１の分周出力が基
準パルスR0として位相比較回路１４に印加され、
シフトレジスタ２３の５段目の出力Q5が被比較
パルスP0として位相比較回路１４に印加されて
いる。
図であり、回路構成は第１図の実施例と同様であ
るので、同一図番を付して説明を略す。ただ本実
施例に於いては、第１の分周回路１１は、水晶発
振回路１７で作成された基準周波数信号を入力
し、第２の分周回路１６はVCO１２で発振され
た周波数信号を入力するものである。即ち、
PLLループ内に第２の分周回路１６を使用した
ものであり、第１の分周回路１１の分周出力が基
準パルスR0として位相比較回路１４に印加され、
シフトレジスタ２３の５段目の出力Q5が被比較
パルスP0として位相比較回路１４に印加されて
いる。
本実施例によれば、回路動作は第２図のタイミ
ング図と同一になるが、Ｔ−FF１８の２段目の
出力Ｑ、即ち、クロツクパルスφPは、VCO１２
の発振周波数即ち分周数が変化することによつ
て、その周期が変化するパルスとなるため、当然
パルス幅弁別の基準となるtb及びtfの期間も変化
することになる。即ち、VCO１２の発振周波数
が高くなつて分周数が大きくなりループゲインが
小さくなれば、これに比例して弁別幅も短くな
り、また、VCO１２の発振周波数が低くなつて
ループゲインが大きくなれば、弁別幅も比例して
長くなる。従つて、ループゲインに対応して許容
できるロツク検出幅を自動調節できるのである。
尚、VCO１２の発振周波数は、第２の分周回路
１６にプリセツトされるデータによつて変化し、
これによつて弁別幅が規則的に変化するのであ
り、プリセツトされるデータにより弁別幅が不規
則に変化することはない。この点は第１図の実施
例の説明から明らかである。
ング図と同一になるが、Ｔ−FF１８の２段目の
出力Ｑ、即ち、クロツクパルスφPは、VCO１２
の発振周波数即ち分周数が変化することによつ
て、その周期が変化するパルスとなるため、当然
パルス幅弁別の基準となるtb及びtfの期間も変化
することになる。即ち、VCO１２の発振周波数
が高くなつて分周数が大きくなりループゲインが
小さくなれば、これに比例して弁別幅も短くな
り、また、VCO１２の発振周波数が低くなつて
ループゲインが大きくなれば、弁別幅も比例して
長くなる。従つて、ループゲインに対応して許容
できるロツク検出幅を自動調節できるのである。
尚、VCO１２の発振周波数は、第２の分周回路
１６にプリセツトされるデータによつて変化し、
これによつて弁別幅が規則的に変化するのであ
り、プリセツトされるデータにより弁別幅が不規
則に変化することはない。この点は第１図の実施
例の説明から明らかである。
(ト) 発明の効果
上述の如く本発明によれば、基準周波数を分周
する分周回路を可変分周回路とした場合でも正確
かつ自由なアンロツク検出を行うことができ、更
には、弁別幅を周波数に応じて自動調節も可能と
なる。よつてPLL回路の高機能化及び汎用性の
向上が図れるものである。
する分周回路を可変分周回路とした場合でも正確
かつ自由なアンロツク検出を行うことができ、更
には、弁別幅を周波数に応じて自動調節も可能と
なる。よつてPLL回路の高機能化及び汎用性の
向上が図れるものである。
第１図は本発明の実施例を示すブロツク図、第
２図は第１図の動作を示すタイミング図、第３図
は他の実施例を示すブロツク図、第４図は従来例
を示すブロツク図、第５図は第４図の動作を示す
タイミング図、第６図は可変分周回路を示すブロ
ツク図、第７図は第５図のブロツク図に第６図の
可変分周回路を応用した場合のタイミング図であ
る。 １１……第１の分周回路、１２……電圧制御発
振回路、１３……プリセツト回路、１４……位相
比較回路、１５……ローパスフイルタ、１６……
第２の分周回路、１７……水晶発振回路、２１…
…ゲート回路、２２……プリセツト回路、２３…
…シフトレジスタ、２４……アンロツク検出回
路。
２図は第１図の動作を示すタイミング図、第３図
は他の実施例を示すブロツク図、第４図は従来例
を示すブロツク図、第５図は第４図の動作を示す
タイミング図、第６図は可変分周回路を示すブロ
ツク図、第７図は第５図のブロツク図に第６図の
可変分周回路を応用した場合のタイミング図であ
る。 １１……第１の分周回路、１２……電圧制御発
振回路、１３……プリセツト回路、１４……位相
比較回路、１５……ローパスフイルタ、１６……
第２の分周回路、１７……水晶発振回路、２１…
…ゲート回路、２２……プリセツト回路、２３…
…シフトレジスタ、２４……アンロツク検出回
路。
Claims (1)
- 【特許請求の範囲】 １ 第１の周波数信号を入力する第１の分周回路
と、第２の周波数信号を入力し分周比が可変であ
る第２の分周回路と、該第２の分周回路の分周出
力が印加され前記第２の周波数信号に基づくクロ
ツクパルスにより該分周出力をシフトするシフト
手段と、前記第１の分周回路の分周出力と前記シ
フト手段のｍ段の出力とが印加された位相比較回
路と、該位相比較回路からの位相差を示すパルス
と前記シフト手段のｍ段の前後ｌ及びｎ段の出力
が印加され、該ｌ及びｎ段の出力パルス間の幅を
弁別幅として前記位相差を示すパルスを弁別する
アンロツク検出回路とを備えて成るPLL回路。 ２ 特許請求の範囲第１項に於いて、前記第１の
分周回路は電圧制御発振回路に基いた信号を分周
する可変分周回路であり、前記第２の分周回路は
基準発振回路に基いた信号を分周する可変分周回
路であることを特徴とするPLL回路。 ３ 特許請求の範囲第１項に於いて、前記第１の
分周回路は基準発振回路に基いた信号を分周する
分周回路であり、前記第２の分周回路は電圧制御
発振回路に基いた信号を分周する可変分周回路で
あることを特徴とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170634A JPS6327123A (ja) | 1986-07-18 | 1986-07-18 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170634A JPS6327123A (ja) | 1986-07-18 | 1986-07-18 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6327123A JPS6327123A (ja) | 1988-02-04 |
| JPH0363255B2 true JPH0363255B2 (ja) | 1991-09-30 |
Family
ID=15908511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170634A Granted JPS6327123A (ja) | 1986-07-18 | 1986-07-18 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6327123A (ja) |
-
1986
- 1986-07-18 JP JP61170634A patent/JPS6327123A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6327123A (ja) | 1988-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |