JPH0363850A - ストア方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置のストア方式に関し、特に任意の
ビット単位に書き込み指定が可能なデータアレイを存す
る情報処理装置のストア方式に関する。

〔従来の技術〕

従来の情報処理装置のストア方式では、第１のサイクル
でキャツシュビットの判定とデータアレイの内容の読み
出しとを行ない、っぎの第２のサイクルでデータアレイ
の読み出しデータとストアデータとの合成を行ない、合
成データをデータアレイに書き込む方式を行なってきた
。

〔発明が解決しようとする課題〕

上述した従来のストア方式では、１回のストア要求のた
めに第１のサイクルでデータアレイの読み出しを行ない
、第２のサイクルで合成されたデータのデータアレイへ
の書き込みを行なうので、２サイクルの間データアレイ
を占有する必要があり、後続するリクエストの処理が待
たされるという欠点がある。

〔課題を解決するための手段〕

本発明のストア方式は、任意のビット単位に書き込み指
定が可能で主記憶データの写しを記憶するデータアレイ
と、前記データアレイの内容と主記憶の内容とを対応付
けるアドレスアレイと、前記アドレスアレイの読み出し
データのビットを判定する検出回路と、ストアデータの
主記憶への書き込み位置を示す書き込み位置データと前
記検出回路の出力とに従って、前記データアレイからの
読み出しデータとストアデータとをビット単位で選択し
て出力するデータ合成回路を備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明によるストア方式の一実施例の構成を示
すブロック図である。第１図において１０．２０．３０
はそれぞれレジスタ、４０はアドレスアレイ、５０はデ
ータアレイ、６０は検出回路、７０はデータ合成回路で
ある。

アドレスレジスタ１０は、ストア要求のアドレスを受け
て保持し、アドレスアレイ４０は、信号線１０１で示さ
れる要求アドレスの一部を記憶することにより、アドレ
スレジスタ１０との間の対応を管理する。検出回路６０
は、アドレスアレイ４０の内容とリクエストアドレスと
を比較し、両者が一致したときには論理“１”を出力す
る。なお、信号線６０１上の論理値が“１″のときには
キャツシュビットが発生する。データレジスタ２０は、
ストア要求のデータを保持し、データアレイ５０はアド
レスレジスタ１０によってアドレスアレイ４０のアドレ
ス値が決定されるのと同時に索引され、信号線５０１上
に読み出しデータが送出される。

マスクレジスタ３０は、ストアデータを主記憶（図示し
ていない〉へ書き込む位置を示すマスクデータを保持す
る。データ合成回路７０は、検出回路６０から信号線６
０１上への出力が論理１”でかつマスクレジスタ３０か
ら信号線３０１上への出力が論理“０”のとき、信号線
５０１上の読み出しデータをビット単位で選択し、信号
線６０１上の論理値が“Ｏ”のとき又は信号線３０１上
の論理値が“１″のときは、信号線２０１上のストアデ
ータをビット単位で選択し、信号線７０１上に出力する
。又、データアレイ５０は信号線６０１上の論理値が“
１″のとき、信号線３０１上の論理値が、“１”のビッ
トに対応する信号線２０１上のストアデータの書き込み
を行なう。

次に、以上の構成を持つ実施例の動作について説明する
。ここで本実施例の動作としては、８バイトのストアデ
ータに対するストア方式について述べる。

いま、主記憶への書き込み位置をバイト０゜１．２とす
ると、マスクレジスタ３０には論理値“１１１００００
０″が保持される０次に、信号線１０２で示されるアド
レスによってアドレスアレイ４０は索引され、検出回路
６０で信号線１０１で示される要求アドレスの一部と比
較が行なわれる。

検出回路６０の出力である信号線６０１上の論理値が“
１”の場合、データアレイ５０は、信号線３０１上の論
理値“１１１０００００″に従いバイト０，１．２にお
いて信号線２０１上のストアデータの書き込みを行なう
、そして、バイト３〜７においては、データアレイの内
容の読み出しを同時に行ない、信号線５０１上に読み出
しデータを送出する。データ合成回路７０は、信号線３
０１上の論理値“１１１０．００００”　Ｇ：従い、バ
イト０．１．２において信号線２０１上のストアデータ
を選択し、バイト３〜７においては信号線５０１上の読
み出しデータを選択し出力する。

又、検出回路６０の出力が論理“Ｏ”の場合、データア
レイ５０は、全てのバイトにおいてデータアレイ５０の
内容の読み出しのみを行ない信号線５０１上に読み出し
データを送出する。データ合成回路７０は、検出回路６
０の出力である信号線６０１上の論理値が“０″である
ため、全てのバイトにおいて信号線２０１上のストアデ
ータを選択し出力する。

〔発明の効果〕

以上説明したように本発明は、ビット単位に書き込み指
定が可能であるデータアレイを有するストア方式により
、同一サイクルでデータアレイの読み出しとストアデー
タの書き込みを行なうことができ、ストア要求に対する
データアレイ上の処理を高速にすることができるという
効果がある。

【図面の簡単な説明】

第１図は本発明によるストア方式の一実施例の構成を示
すブロック図である。 １０・・・アドレスレジスタ、２０・・・データレジス
タ、３０・・・マスクレジスタ、４０・・・アドレスア
レイ、５０・・・データアレイ、６０・・・検出回路、
７０・・・データ合成回路。

Claims (1)

【特許請求の範囲】
1. 　任意のビット単位に書き込み指定が可能で主記憶デー
   タの写しを記憶するデータアレイと、前記データアレイ
   の内容と主記憶の内容とを対応付けるアドレスアレイと
   、前記アドレスアレイの読み出しデータのビットを判定
   する検出回路と、ストアデータの主記憶への書き込み位
   置を示す書き込み位置データと前記検出回路の出力とに
   従って、前記データアレイからの読み出しデータとスト
   アデータとをビット単位で選択して出力するデータ合成
   回路を備えて成ることを特徴とするストア方式。