JPH0363853A - Ｓａｃ命令制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要〕 ＰＳＷの特定ビットを書き替えることにより複数のアド
レス空間へのアクセスを可能とした仮想記憶方式の情報
処理装置に関し、 ＳＡＣ命令の処理の高速化を目的とし１．Ｓ　ＡＣ命令
の処理中に、ホーム空間モードと他の空間モードとの間
の切り替えの発生を検出して、その結果を保持する回路
と、上記検出結果によって、オール“０″のデータある
いは制御レジスタＡの内容の内のいずれか一方を選択し
て汎用レジスタＸへ、一方、制御レジスタへの内容ある
いは制御レジスタＢの内容の内のいずれか一方を選択し
て汎用レジスタｙに格納する回路と、空間切り替え事象
によるプログラム割り込みが起きた場合に、アドレス変
換例外の識別子として前記汎用レジスタｘ、ｙの内容を
、主記憶上の所定の領域に格納する手段とを設けること
により構成する。

［産業上の利用分野コ 本発明は、プログラム状１１語（ＰＳＷ）の中の特定の
ビットによって指定される複数のアドレス空間からなる
仮想記憶装置を有する情報処理装置における命令の制御
方式に関し、特に、上記ＰＳＷ内の特定ビットを書き替
えるためのＣ（Ｓｅｔ　Ａｄｄｒｅｓｓ　５ｐａｃｅ　
ｃｏｎｔｒｏｌ　）命令についての制御方式に係る。

［従来の技術］ ゛近年の情報処理装置に対する要求として、処理するデ
ータ量の増大がある。特にデータペースシステムにおい
てこれが著しい。この要求に伴い、従来の仮想記憶装置
におけるアドレス空間の限界を越えて、複数のアドレス
空間のデータを直接ニー・ザープログラムからアクセス
することを可能にするアーキテクチャ−の実現が要望さ
れ、このような製品が出現した。

すなわち、従来の仮想記憶を有する情報処理装置におい
ては、コントロールレジスタによって指定される単一の
アドレス空間内のデータをアクセスする事のみが許され
ていた。従って、複数のアドレス空間内のデータを参照
するためにはコントロールレジスタの内容を入れ替える
必要があり、オペレーティングシステムの管理下におか
れていた。このような制御の下では、ユーザープログラ
ムが直接、複数のアドレス空間にまたがってデータの処
理をすることは許されなかった。

しかし、仮想記憶空間の拡大の要求が大となりユーザー
プログラムが与えられたアドレス空間の範囲を越えてペ
ースレジスタ番号の異なる複数のアドレス空間へのアク
セスをすることを許容するような制御の必要を生ずるに
到った。

このための機構としては、次のような方法が考えられる
。

すなわち、ユーザーの使う複数のアドレス空間に対し、
それぞれセグメントテーブルを用意し、そのテーブルに
対するポインタであるセグメントテーブルオリジン（Ｓ
Ｔ○〉を複数個持ち、そのいずれを使うかをそのアクセ
スで使われるペースレジスタ番号によって索引されるア
クセスレジスタの内容によって決定する。その決定の方
法としては、アクセスレジスタの内容により実記憶空間
内のアクセスリストが索引され、該ペースレジスタ番号
を使用した仮想記憶空間へのアクセスがどのＳＴ○を利
用するかが指定される。

ペースレジスタ番号指定部分は命令語の限られたビット
位置にあり、その内容により選択されたレジスタの内容
が有効アドレス生成のための加算回路の入力となる。

上述のようなアクセスレジスタを用いたアクセスレジス
タ変換により複数のアドレス空間のデータを処理する方
式においては、アクセスレジスタ変換が行なわれるアク
セスレジスタモードと、制御プログラムが制御ブロック
をおくホーム空間モードとがおかれ、これらモードの切
り替えはＳＡＣ命令によりプログラム状１１語（ＰＳＷ
）の特定ビットを書き替えることによって制御される。

ＣＰＵが仮想記憶空間にアクセスするとき、そのモード
はプログラム状態１ｔ（ＰＳＷ）の特定ビット　（ここ
では１６ビツトと１７ビツトとする）の値によって設定
される（以下１６ビツトと１７ビツトを１６：１７と記
載する〉。１６：１７が“００．′のときは１次アドレ
ス空間モードとよばれ、命令およびオペランドの両方が
この空間におかれる。

ＳＴＯは特定の制御レジスタ（ここではＣＲＩ）にある
。

１６：１７が“１０”のときは２次アドレス空間モード
とよばれ、オペランドのみがこの空間におかれる。ＳＴ
ＯはＣＲＴにおかれる。この空間には特殊な命令（ＭＶ
ＣＰ、ＭＶＣ３）ｌ、：よってのみアクセスできる。

ｉ６：１７が“０１″のときはアクセスレジスタモード
とよばれ、オペランドのみがこの空間におかれる。各々
の空間のＳＴＯは対応するアクセスレジスタにより指定
される。この空間には一般命令によりアクセスできる。

１６：１７が“１１″のときはホームアドレス空間とよ
ばれ、命令およびオペランドの両方がこの空間におかれ
る。ＳＴＯは他の特定の制御レジスタ（ここではＣＲ１
３）におかれる。

また、一つのタスクのなかで、１次アドレス空間を切り
替える命令であるｐｃ、ｐ’ｒの実行によりＣＲＩの変
更が行なわれる。すなわち、１次アドレス空間が切り替
わる時でも、ホーム空間においてそれらに共通の制御を
プログラムは行なうことができる。

ＳＡＣ命令にはホーム空間モードへの、またはホーム空
間モードからの空間切替え事象を記録するために空間切
替え事象プログラム割込みを引き起こす機能が追加され
る。

上記空間切替え事象は空間切替えを伴うＰＩＩＯＧＲＡ
Ｍ　ＣＡＬＬ、空間切替えを伴うＰＲ口ＧＲＡＭ　ＴＲ
ＡＮＳＦＥＲの完了時に次のいずれかが真であれば認識
される。

（１）その操作の前で、制御レジスター（ＣＲＩ）のビ
ット０にある１次空間切替え事象制御ビットが“１”で
ある。

（２）　　その操作の後で、空間切替え事象制御ビット
が“１”である。

（３）ＰＥＲ事象が報告されている。

空間切替え事象はＳＢ↑八〇へＲ１！ＳＳ　５ＰＡＣＢ
　Ｃ０ＮＴＲ０Ｌの完了時に、ＣＰＵがホーム空間モー
ドか、ら他のモードへか、他のモードからホーム空間モ
ードへと切替わった時に次のいずれかが真であれば認識
される。

（１）制御レジスタ（ＣＲＩ）のビット０にある１次空
間切替え事象制御ビットが“１”である。

（２）　制御レジスタ（ＣＲ１３）のビット０にあるホ
ーム空間切替え事象制御ビットが“１″である。

（３）ＰＥＲ事象が報告されている。

ＰＣ，ＰＲおよびホーム空間モードへと切替わったＳＡ
Ｃ命令の実行時には、実行前の制御レジスタ（ここでは
ＣＲ４）にある旧ＰＡＳＮ（ＰＲＩＭＡＲＹ　ＡＤ口Ｒ
ＢＳＳ　５ＰＡＣＢ　Ｎ１１Ｍ８［！Ｒ）が主記憶の特
定番地（ここでは９２番地（ＨＥＸ））に、１次空間切
替え事象制御ビットが主記憶の特定番地（ここでは９０
番地（ＨＥＸ））に格納される。

これにより空間切替え事象以前のアドレス空間を特定す
ることが可能になる。

ホーム空間モードから切替わったＳＡＣ命令の実行時に
は、ゼロが９２番地（ＨＥ　Ｘ）に、ホーム空間切替え
制御ビットが９０番地（ＨＥＸ）に格納される。

空間切替え事象を利用して、制御プログラムは、プログ
ラムが特定のアドレス空間に入ったり、そこから出るた
びに、制御を受は取ることができる。

空間切替え事象は、プログラムに許可検査機能を設けた
り、追加の追跡情報を記録したり、あるいはＰＥＲや追
跡に対してＣＰｔＪを割り込み可能にしたり、割り込み
禁止にするうえで有効である。

［発明が解決しようとする！１１１１］ＳＡＣ命令によ
る空間切替え事象プログラム割込みが生じた場合、変換
例外識別子としてホーム空間モードへの切替え時にはＣ
Ｒ４の内容とＣＲＩのビット０が、ホーム空間モードか
らの切替え時にはゼロとＣＲ１３のビット０とが所定の
主記憶領域上に格納される。従来の処理方式では、この
ような処理をプログラム割込みを処理するマイクロプロ
グラムルーチンの中で空間切替え後のモードを識別して
、変換例外識別子を選択し格納していたので余分な処理
が増加し、ひいては性能の低下を招くと言う結果を生じ
ていた。

すなわち、ＳＡＣ命令に新たに空間切替え事象プログラ
ム割込みを起こさせる条件は、ＰＣ。

ＰＴ命令とほぼ同様であるので既存のマイクロプログラ
ムコードを使用することができる。

従って、従来技術でＳＡＣ命令における新機能を実現す
る場合、プログラム割込みルーチン内の変更が主となる
のであるが、これがかなりの処理量となっていた。

第３図はマイクロプログラム制御でＳＡＣ命令の空間切
替え事象プログラム割込みを実現した場合のフローチャ
ートである。

同図に示すように割り込んだのがＳＡＣ命令かどうか、
ホーム空間かどうかの二つの分岐判断のためにオーバヘ
ッドが生じる。図中ＳＡＣ命令でない時の分岐のフロー
はＰＣ，ＰＴ命令の場合の処理にあたり、ＰＣ，ＰＴ命
令の実行中に９０〜９２番地に格納すべき内容がすでに
ワークレジスタ０．１に保持されている。

第４図はマイクロプログラム制御で、ＳＡＣ命令の空間
切替え事象プログラム割込みを実現した場合のタイムチ
ャートである。同図に示すように分岐のためのフローが
４フロー必要となる。

ＳＡＣ命令は本来アドレス空間を切替えるためのＰＳＷ
の特定ビット（ここでは１６ビツトと１７ビツト〉を書
き替えるために設けられた命令である。

すなわち、ＰＳＷの内容の変更のためには、通常ロード
ＰＳＷ命令が用いられるが、これは処理時間を多く要す
るので、アドレス空間モードの切替えを迅速に行なうた
め、特にＰＳＷ全体を入れ替えることなく該当ビットの
みを書き替えるために設定されたものである。

ところが、前述のように、本来目的とす、る動作以外の
アドレス空間切替えの事象の履歴（ロギング〉情報を残
すための手段として、特定の制御レジスタの内容を主記
憶の特定番地に格納する処理のために多大の時間を要し
ていると言う問題点があった。

本発明は、このような従来の問題点に鑑み、ＳＡＣ命令
の空間切替え事象プログラム割込み処理を、ＣＰＵ動作
のサイクル数を増加せしめることなく実現し得る手段を
提供することを目的としている。

［課題を解決するための手段］ 本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により遠戚される。

すなわち、本発明は、プログラム状ｔＩＡＦ）（ＰＳＷ
）の中の特定の２ビツトの情報によってアドレス空間モ
ードを切り替えることにより、ホーム空間を含む複数の
アドレス空間にアクセスすることを可能とする如く構成
された仮想記憶方式の情報処理装置における前記プログ
ラム状態語の中の特定の２ビツトの情報を書き替えるた
めのＳＡＣ命令の制御方式であって、ＳＡＣ命令の処理
中に、ホーム空間モードから他の空間モードへの切り替
えが起きたか、あるいは、他の空間モードからホーム空
間モードへの切す替えが起きたかを検出して、その結果
を保持する回路と、上記検出結果によって、オール“０
”のデータあるいは制御レジスタＡの内容の内のいずれ
か一方を選択して汎用レジスタＸに格納する回路と、前
記検出結果によって、制御レジスタＡの内容あるいは制
御レジスタＢの内容の内のいずれか一方を選択して汎用
レジスタｙに格納する回路と、空間切り替え事象による
プログラム割り込みが起きた場合に、アドレス変換例外
の識別子として前記汎用レジスタＸおよび汎用レジスタ
ｙの内容を、主記憶上の所定の領域に格納する手段とを
具備するＳＡＣ命令制御方式である。

［作　用コ 本発明においては、上記手段によって、ＳＡＣ命令の処
理中に、ホーム空間モードと他の空間モードとの間で空
間切り替えが発生したことをハードウェアで検出してラ
ッチに保持し、該ラッチの内容に応じて該当する制御レ
ジスタを選択して、その内容を汎用レジスタに保持し、
空間切替え事象によるプログラム割込みが起きたときア
ドレス変換例外識別子として上記汎用レジスタの内容を
主記憶の所定の位置に格納する。

これらは総てハードウェアの動作によって行なわれるの
で、高速な処理が期待できる。

［実施例］ 第１図は本発明の一実施例の構成を示す図であって、１
はＢサイクルのオペランドアドレスレジスタ（ＢＯＡＲ
）　、２はオペランドの内容を保持するレジスタ（ＡＲ
ＣＢ）　、３は演算ユニット、４はラッチ（ＡＲＣ１２
）　、５はＰＳＷ。

６〜１０はアンド回路、１１はナンド回路、１２はラッ
チ、１３は制御レジスタを表わしている。

第２図は上記実施例の動作を示すタイムチャートである
。

以下、上記両図を用いて実施例の動作を説明する。

本発明におけるＳＡＣ命令は、第２図のタイムチャート
に示すように動作する。

最初のフロー（ａ）でＢサイクルのオペランドアドレス
レジスタ１　　（ＢＯＡＲ）のビット２２゜ビット２３
がプログラム状！！！！！（ＰＳＷ）５のアドレススペ
ースコントロールビットに挿入サレる。また、ダミーと
して設けた（ｂ）に示すフローのＥサイクルのタイミン
グで現ＰＳＷとオペランドを保持するレジスタ２　　（
ＡＲＣＢ）の内容とからラッチ１２（ＳＳ−ＴＯ−ＨＯ
ＭＥ−ＬＣＨ＞をセットする。

以下（Ｃ）、（ｄ）のフローによって、変換例外識別子
として選択された内容がワークレジスタ０．１にセット
される（最初のフロー、（ａ）でＰＳＷがセットされた
時から命令の再取り出しが行なわれるので、以降のフロ
ーはＳＡＣ命令の処理速度に影響を与えない。）。

前記ラッチ１２　（ＳＳ−Ｔｏ−ＨＯＭＥ−ＬＣＨ）の
セットについて、第１図を参照して更に説明すれば、Ｂ
サイクルのオペランドアドレスレジスタ１　　（ＢＯＡ
Ｒ）のビット２２．ビット２３をＰＳＷにセットする流
れのＥサイクルで、ホーム空間モード（ｐｓｗのビット
１６．ビット１７が共に“ｌ”〉への切替えが検出され
るとラッチ１２　（Ｓ　Ｓ−Ｔｏ−ＨＯＭＥ−ＬＣＨ，
）　カセ２トされる。

ラッチ１２の出力はマイクロ命令による信号Ｅ−μ−Ｔ
ＡＧによって保持される。

そして、ラッチ１２の出力とマイクロ命令による信号Ｂ
−μ−ＴＡＧによって制御レジスタ１３の中から所望す
る制御レジスタを選択する信号をアンド回路９．アンド
回路１０を用いて生成し、これによって選択された制御
レジスタの内容を演算ユニットに送る。

上記のように本発明によれば、従来必要であった「割り
込んだのはＳＡＣ命令か否か」および「ホーム空間モー
ドであるか否か」の判断と、これに伴うマイクロプログ
ラムによる処理が必要なくなり、ハードウェアによる動
作のみとなるので、ＳＡＣ命令を高速度で実行すること
が可能となる。

［発明の効果］ 以上説明したように本発明によれば、ＳＡＣ命令の空間
切替え事象プログラム割込み処理をＣＰＵ動作の実質的
サイクル数を増加せしめることな（行なうことができる
ので、ＳＡＣ命令の処理速度を高速化し得る利点がある
。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、第２図は実
施例の動作を示すタイムチャート、第３図はＳＡＣ命令
の空間切替え事象プログラム割込みをマイクロプログラ
ム制御によって行なう場合の流れ図、第４図はＳＡＣ命
令の空間切替え事象プログラム割込みをマイクロプログ
ラム制御によって行なう場合のタイムチャートである。 １・・・・・・Ｂサイクルのオペランドアドレスレジス
タ（ＢＯＡＲ）　、２・・・・・・オペランドの内容を
保持するレジスタ（ＡＲＣＢ）　、３・・・・・・演算
ユニット、４．１２・・・・・・ラッチ、５・・・・・
・ＰＳＷ、６〜１０・・・・・・アンド回路、１１・・
・・・・ナンド回路、１３・・・・・・制御レジスタ

Claims (1)

1. 【特許請求の範囲】 プログラム状態語（ＰＳＷ）の中の特定のビットの情報
   によってアドレス空間モードを切り替えることにより、
   ホーム空間を含む複数のアドレス空間にアクセスするこ
   とを可能とする如く構成された仮想記憶方式の情報処理
   装置における、前記プログラム状態語の中の特定のビッ
   トの情報を書き替えるためのＳＡＣ命令の制御方式であ
   って、 ＳＡＣ命令の処理中に、ホーム空間モードから他の空間
   モードへの切り替えが起きたか、あるいは、他の空間モ
   ードからホーム空間モードへの切り替えが起きたかを検
   出して、その結果を保持する回路と、 上記検出結果によって、オール“０”のデータあるいは
   制御レジスタＡの内容の内のいずれか一方を選択して、
   汎用レジスタｘに格納する回路と、 前記検出結果によって、制御レジスタＡの内容あるいは
   制御レジスタＢの内容の内のいずれか一方を選択して、
   汎用レジスタｙに格納する回路と、 空間切り替え事象によるプログラム割り込みが起きた場
   合に、アドレス変換例外の識別子として前記汎用レジス
   タｘおよび汎用レジスタｙの内容を、主記憶上の所定の
   領域に格納する手段とを具備することを特徴とするＳＡ
   Ｃ命令制御方式。