JPH0363866A - マスタースレーブプロセッサ - Google Patents
マスタースレーブプロセッサInfo
- Publication number
- JPH0363866A JPH0363866A JP20165989A JP20165989A JPH0363866A JP H0363866 A JPH0363866 A JP H0363866A JP 20165989 A JP20165989 A JP 20165989A JP 20165989 A JP20165989 A JP 20165989A JP H0363866 A JPH0363866 A JP H0363866A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- slave processor
- master
- slave
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 abstract description 21
- 230000009191 jumping Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 23
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスタースレーブプロセ・ソサに間し、特に
２個のプロセッサのシーケンスコントロールを行うマス
タースレーブプロセッサに関する。
２個のプロセッサのシーケンスコントロールを行うマス
タースレーブプロセッサに関する。
一般に、システム全体の性能を向上させるために、二つ
のプロセッサが処理を分担し合うことがよく行われる。
のプロセッサが処理を分担し合うことがよく行われる。
この場合、各プロセッサが対等に処理し合うことは、制
御が複雑になるので一つのプロセッサはマヌタ的役割を
果し、他のプロセッサはマスタープロセッサの指示に従
って処理をするというスレーブ的役割をするように構成
するのが一般的である、 従来、マスタースレーブプロセ・ソサでは、各プロセッ
サは互いに相に結合している。即ち、マスター１０セ・
７すがスレーブプロセッサに成る処理を指示する時、マ
スタープロセッサからスレーブ１０ゼ・・ｌすに「コマ
ンド」を与え、スレーブプロセッサはこの「コマンド」
を先ず解釈してから実行する。
御が複雑になるので一つのプロセッサはマヌタ的役割を
果し、他のプロセッサはマスタープロセッサの指示に従
って処理をするというスレーブ的役割をするように構成
するのが一般的である、 従来、マスタースレーブプロセ・ソサでは、各プロセッ
サは互いに相に結合している。即ち、マスター１０セ・
７すがスレーブプロセッサに成る処理を指示する時、マ
スタープロセッサからスレーブ１０ゼ・・ｌすに「コマ
ンド」を与え、スレーブプロセッサはこの「コマンド」
を先ず解釈してから実行する。
ところで、半導体デバイス技術の発展により、複数のプ
ロセッサを一つのチップに収容することができるので、
マスタースレーブプロセッサの密結合が可能となる。即
ち、メモリがレジスタ、あるいは演算器なども各プロセ
ッサで共有することが可能である。しかし、このように
ハードウェア資源を共有することは互いに相手のプロセ
ッサの処理状態を知る必要があるので、それぞれのプロ
グラムが非常に複雑になるという欠点がある。
ロセッサを一つのチップに収容することができるので、
マスタースレーブプロセッサの密結合が可能となる。即
ち、メモリがレジスタ、あるいは演算器なども各プロセ
ッサで共有することが可能である。しかし、このように
ハードウェア資源を共有することは互いに相手のプロセ
ッサの処理状態を知る必要があるので、それぞれのプロ
グラムが非常に複雑になるという欠点がある。
例えば、マスタープロセッサがスレーブプロセッサに三
つの処理Ａ、ＢおよびＣを連続して実行するように指示
する場合を考える。粗結合型ではマスタープロセッサは
先ず処理Ａ用のコマンドをスレーブプロセッサに与え、
処理Ａが終るのを待ってｆｆ１ｆｌＢ用のコマンドをス
レーブプロセッサに与え、処理Ｂが終るのを待って処理
Ｃ用のコマンドをスレーブプロセッサに与える手順とな
る。各処理が終るまでマスタープロセッサが待っている
だけでは不経済であるが、その間に別な処理をできるよ
うにするには、プログラムが複雑になる。
つの処理Ａ、ＢおよびＣを連続して実行するように指示
する場合を考える。粗結合型ではマスタープロセッサは
先ず処理Ａ用のコマンドをスレーブプロセッサに与え、
処理Ａが終るのを待ってｆｆ１ｆｌＢ用のコマンドをス
レーブプロセッサに与え、処理Ｂが終るのを待って処理
Ｃ用のコマンドをスレーブプロセッサに与える手順とな
る。各処理が終るまでマスタープロセッサが待っている
だけでは不経済であるが、その間に別な処理をできるよ
うにするには、プログラムが複雑になる。
他方・、密結合型では、スレーブプロセッサの処理が終
るまで共用化しているハードウェア資源を、マスタープ
ロセッサが使用することができない。
るまで共用化しているハードウェア資源を、マスタープ
ロセッサが使用することができない。
上述のように、複数の処理を連続してスレーブプロセッ
サが行う場合に、従来のマスタースレーブプロセッサ・
システムにおいては、コマンド解釈というオーバヘッド
が大きく、それらの処理が終るまでマスタープロセッサ
は別の処理ができず、同時処理を実現しようとするとプ
ログラムが非常に複雑になるという欠点がある。
サが行う場合に、従来のマスタースレーブプロセッサ・
システムにおいては、コマンド解釈というオーバヘッド
が大きく、それらの処理が終るまでマスタープロセッサ
は別の処理ができず、同時処理を実現しようとするとプ
ログラムが非常に複雑になるという欠点がある。
本発明のマスタースレーブプロセッサは、マスタープロ
セッサとスレーブプロセッサとからなるマスタースレー
ブプロセッサにおいて、前記マスタープロセッサの命令
に従ってデータを書込むＦ［ＦＯメモリと、前記スレー
ブプロセッサのプログラムカウンタとサブルーチンコー
ル時に前記プログラムカウンタの内容を格納するスタッ
クと、前記スレーブプロセッサの命令に従って前記ＦＩ
ＦＯメモリの出力と前記スタックの出力を選択して前記
プログラムカウンタに入力する選択回路と、を少なくと
も備えて構成される。
セッサとスレーブプロセッサとからなるマスタースレー
ブプロセッサにおいて、前記マスタープロセッサの命令
に従ってデータを書込むＦ［ＦＯメモリと、前記スレー
ブプロセッサのプログラムカウンタとサブルーチンコー
ル時に前記プログラムカウンタの内容を格納するスタッ
クと、前記スレーブプロセッサの命令に従って前記ＦＩ
ＦＯメモリの出力と前記スタックの出力を選択して前記
プログラムカウンタに入力する選択回路と、を少なくと
も備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例の要部を示すブロック図であ
る。第１図に示されるように、本実施例は、命令フェッ
チ手段１１および命令解読器１２を含むマスタープロセ
ッサ１と、ＦＩＦＯメモリ２１、プログラムカウンタ２
２．スタフ２２３２選択回路２４．プログラムメモリ２
５．命令フェッチ手段２６および命令解読器２７を含む
スレーブプロセッサ２と、を備えて構成される。
は、本発明の第１の実施例の要部を示すブロック図であ
る。第１図に示されるように、本実施例は、命令フェッ
チ手段１１および命令解読器１２を含むマスタープロセ
ッサ１と、ＦＩＦＯメモリ２１、プログラムカウンタ２
２．スタフ２２３２選択回路２４．プログラムメモリ２
５．命令フェッチ手段２６および命令解読器２７を含む
スレーブプロセッサ２と、を備えて構成される。
今、スレーブプロセッサ２において、処理Ａ。
Ｂ、Ｃ，Ｄを処理Ａ、Ｂ、Ｃ，Ｄ、Ｂの順に実行する場
合を考える。この場合、スレーブプロセッサ２のプログ
ラムは第２図に示されるように作ればよい、これに対し
、マスタープロセッサｌにおいては、ＦＩＦＯメモリ２
１において、ＳＡ、ＳＢ、ＳＣ，ＳＡ。
合を考える。この場合、スレーブプロセッサ２のプログ
ラムは第２図に示されるように作ればよい、これに対し
、マスタープロセッサｌにおいては、ＦＩＦＯメモリ２
１において、ＳＡ、ＳＢ、ＳＣ，ＳＡ。
ＳＤ 、 ＳＢをこの順に転送するプログラムにすれば
よい ここでスレーブプロセッサ２における処理Ａ、Ｂ
、Ｃ，Ｄの先頭アドレスをそれぞれＳＡ、ＳＢ。
よい ここでスレーブプロセッサ２における処理Ａ、Ｂ
、Ｃ，Ｄの先頭アドレスをそれぞれＳＡ、ＳＢ。
ＳＣ，ＳＤとしている。
次に、動作について説明する、マスタープロセッサ１に
おいては、先ずＦＩＦＯメモリ２１にＳＡ 、 ＳＢ
。
おいては、先ずＦＩＦＯメモリ２１にＳＡ 、 ＳＢ
。
ＳＣ，ＳＡ、ＳＤ、ＳＢがこの順に転送される。スレー
ブプロセッサ２においては、第２図に従ってスレーブ分
布命令が実行されるが、Ｆ４ＦＯメモリ２１からは先ず
ＳＡが出力されるので、プログラムカウンタ２２力値は
ＳＡになる。Ｓち、ＳＡにジャンプして処理Ａが実行さ
れる。処理Ａの実行が終了すると、ＳＴにジャンプする
。ＳＴはスレーブ分岐命令になっているのでＦＩＦＯメ
モリ２１が読出される。次はＳＢが出力されるので、Ｓ
Ｈにジャンプして処理Ｂが実行される。処理Ｂの実行が
終了すると、ＳＴにジャンプする。以下同様にして処理
Ｃ，Ａ、Ｄ、Ｂの実行が行われる。結局、スレーブプロ
セッサ２においては、処理Ａ、Ｂ、Ｃ，Ａ、Ｄ、Ｂの順
に処理が実行される。
ブプロセッサ２においては、第２図に従ってスレーブ分
布命令が実行されるが、Ｆ４ＦＯメモリ２１からは先ず
ＳＡが出力されるので、プログラムカウンタ２２力値は
ＳＡになる。Ｓち、ＳＡにジャンプして処理Ａが実行さ
れる。処理Ａの実行が終了すると、ＳＴにジャンプする
。ＳＴはスレーブ分岐命令になっているのでＦＩＦＯメ
モリ２１が読出される。次はＳＢが出力されるので、Ｓ
Ｈにジャンプして処理Ｂが実行される。処理Ｂの実行が
終了すると、ＳＴにジャンプする。以下同様にして処理
Ｃ，Ａ、Ｄ、Ｂの実行が行われる。結局、スレーブプロ
セッサ２においては、処理Ａ、Ｂ、Ｃ，Ａ、Ｄ、Ｂの順
に処理が実行される。
なお、マスタープロセッサ１とスレーブプロセッサ２と
の間において、データの授受を行う手段は別途あるもの
とする。また、ＦＩＦＯメモリ２１の初期内容およびマ
スタープロセフす１からデータを入力しない場合はＳＴ
が出力されるものとすれば、スレーブプロセッサ２は、
処理不要の時にはＳＴに止まり何等問題はない。
の間において、データの授受を行う手段は別途あるもの
とする。また、ＦＩＦＯメモリ２１の初期内容およびマ
スタープロセフす１からデータを入力しない場合はＳＴ
が出力されるものとすれば、スレーブプロセッサ２は、
処理不要の時にはＳＴに止まり何等問題はない。
一般に、プログラムを開発する上でサブルーチン化がよ
く行われる。スタック２３と選択回路２４がなく、ＦＩ
ＦＯメモリ２１だけの構成である場合には、サブルーチ
ン化はできない。何故なら、サブルーチンをコールする
こと、およびサブルーチンからリターンすることは、プ
ログラムカウンタ２２の値を命令に従った値にする必要
があるが、これができないからである。しかし、本発明
においては、スタック２３とＦＩＦＯメモリ２１とから
選択してプログラムカウンタ２２に入力できるので、サ
ブルーチン化が可能である。
く行われる。スタック２３と選択回路２４がなく、ＦＩ
ＦＯメモリ２１だけの構成である場合には、サブルーチ
ン化はできない。何故なら、サブルーチンをコールする
こと、およびサブルーチンからリターンすることは、プ
ログラムカウンタ２２の値を命令に従った値にする必要
があるが、これができないからである。しかし、本発明
においては、スタック２３とＦＩＦＯメモリ２１とから
選択してプログラムカウンタ２２に入力できるので、サ
ブルーチン化が可能である。
次に、本発明の第２の実施例について説明する。第３図
は、第２の実施例の要部を示すブロック図である。第３
図に示されるように、本実施例は、命令フェッチ手段３
１および命令解読器３２を含むマスタープロセッサ３と
、ＦＩＦＯメモリ４１．プログラムカウンタ４２．スタ
ック４３２選択回路４４．プログラムメモリ４５．命令
フェッチ手段４６および命令解読器４７を含むスレーブ
プロセッサ４と、を備えて構成される。
は、第２の実施例の要部を示すブロック図である。第３
図に示されるように、本実施例は、命令フェッチ手段３
１および命令解読器３２を含むマスタープロセッサ３と
、ＦＩＦＯメモリ４１．プログラムカウンタ４２．スタ
ック４３２選択回路４４．プログラムメモリ４５．命令
フェッチ手段４６および命令解読器４７を含むスレーブ
プロセッサ４と、を備えて構成される。
第２の実施例の、前述の第１の実施例との相違点は、構
成上は殆んど同じであるが、スタック４３と選択回路４
４の制御方法が異なっている。本実施例においては、マ
スクプロセッサ３からの成る命令信号で、スレーブプロ
セッサ４のプログラムカウンタ４２の内容がスタック４
３に転送されるとともに、ＦＩＦＯメモリ４■が読出さ
れて、プログラムカウンタ４２に転送されるようにした
ものである。即ち、マスタープロセッサ３からの命令割
込みにより、スレーブプロセッサ４を制御するものであ
る。この時、スレーブプロセッサ４の割込みアドレスが
ＦＩＦＯメモリ４１から与えられる。また、スレーブプ
ロセッサ４の「リターン命令」の時は、スタック４３か
らプログラムカウンタ４２に入力される。
成上は殆んど同じであるが、スタック４３と選択回路４
４の制御方法が異なっている。本実施例においては、マ
スクプロセッサ３からの成る命令信号で、スレーブプロ
セッサ４のプログラムカウンタ４２の内容がスタック４
３に転送されるとともに、ＦＩＦＯメモリ４■が読出さ
れて、プログラムカウンタ４２に転送されるようにした
ものである。即ち、マスタープロセッサ３からの命令割
込みにより、スレーブプロセッサ４を制御するものであ
る。この時、スレーブプロセッサ４の割込みアドレスが
ＦＩＦＯメモリ４１から与えられる。また、スレーブプ
ロセッサ４の「リターン命令」の時は、スタック４３か
らプログラムカウンタ４２に入力される。
本構成において、スレーブプロセッサ４により、処理Ａ
、Ｂ、Ｃ，ＤをＡ、Ｂ、Ｃ，Ａ、Ｄ。
、Ｂ、Ｃ，ＤをＡ、Ｂ、Ｃ，Ａ、Ｄ。
Ｂの順に実行する場合を考える。この場合、スレーブプ
ロセッサ４のプログラムは、第４図に示されるように作
ればよい。これに対し、マスタープロセッサ３において
は、ＦＩＦＯメモリ４１において、ＳＡ、ＳＢ、ＳＣ，
ＳＡ、ＳＤ、ＳＢをこの順に転送するプログラムにし、
別手段でスレーブプロセッサ４の状況を知って割込み命
令が実行される。
ロセッサ４のプログラムは、第４図に示されるように作
ればよい。これに対し、マスタープロセッサ３において
は、ＦＩＦＯメモリ４１において、ＳＡ、ＳＢ、ＳＣ，
ＳＡ、ＳＤ、ＳＢをこの順に転送するプログラムにし、
別手段でスレーブプロセッサ４の状況を知って割込み命
令が実行される。
以上、詳細に説明したように、本発明は、従来のマスタ
ースレーブプロセッサ・システムにおいて存在している
、コマンド解釈というオーバヘッドが大きく、それらの
処理の終了するまでの間マスタープロセッサにおいて池
の処理の実行ができず、しかも、同時処理を実現するた
めにはプログラムが複雑化するという問題をすべて排除
することができるという効果がある。
ースレーブプロセッサ・システムにおいて存在している
、コマンド解釈というオーバヘッドが大きく、それらの
処理の終了するまでの間マスタープロセッサにおいて池
の処理の実行ができず、しかも、同時処理を実現するた
めにはプログラムが複雑化するという問題をすべて排除
することができるという効果がある。
第１図は、本発明の第１の実施例の要部を示すブロック
図、第２図は、第１の実施例におけるスレーブプロセッ
サのプログラム例を示す図、第３図は、本発明の第２の
実施例の要部を示すブロック図、第４図は、第２の実施
例におけるスレーブプロセッサのプログラム例を示す図
である。 図において、１．３・・・・・・マスタープロセッサ、
２゜４・・−・・−スレーブプロセッサ、１１．３１・
・・・・・命令フェッチ手段、１２．３２・・・・・・
命令解読器、２１．４１・・・・・・・・・ＦＩＦＯメ
モリ、２２．４２・・・・・・プログラムカウンタ、２
３．４３・・・・・・スタック、２４．４４・・・・・
−選択回路、２５゜４５・・・・・・プログラムメモリ
、２６．４６・・・・・・命令フェッチ手段、２７．４
７・・・・・・命令解読器。
図、第２図は、第１の実施例におけるスレーブプロセッ
サのプログラム例を示す図、第３図は、本発明の第２の
実施例の要部を示すブロック図、第４図は、第２の実施
例におけるスレーブプロセッサのプログラム例を示す図
である。 図において、１．３・・・・・・マスタープロセッサ、
２゜４・・−・・−スレーブプロセッサ、１１．３１・
・・・・・命令フェッチ手段、１２．３２・・・・・・
命令解読器、２１．４１・・・・・・・・・ＦＩＦＯメ
モリ、２２．４２・・・・・・プログラムカウンタ、２
３．４３・・・・・・スタック、２４．４４・・・・・
−選択回路、２５゜４５・・・・・・プログラムメモリ
、２６．４６・・・・・・命令フェッチ手段、２７．４
７・・・・・・命令解読器。
Claims (1)
- 【特許請求の範囲】 マスタープロセッサとスレーブ、プロセッサとからなる
マスタースレーブプロセッサにおいて、前記マスタープ
ロセッサの命令に従つてデータを書込むＦＩＦＯメモリ
と、 前記スレーブプロセッサのプログラムカウンタとサブル
ーチンコール時に前記プログラムカウンタの内容を格納
するスタックと、 前記スレーブプロセッサの命令に従って前記ＦＩＦＯメ
モリの出力と前記スタックの出力を選択して前記プログ
ラムカウンタに入力する選択回路と、 を少なくとも備えることを特徴とするマスタースレーブ
プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20165989A JPH0363866A (ja) | 1989-08-02 | 1989-08-02 | マスタースレーブプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20165989A JPH0363866A (ja) | 1989-08-02 | 1989-08-02 | マスタースレーブプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0363866A true JPH0363866A (ja) | 1991-03-19 |
Family
ID=16444766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20165989A Pending JPH0363866A (ja) | 1989-08-02 | 1989-08-02 | マスタースレーブプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0363866A (ja) |
-
1989
- 1989-08-02 JP JP20165989A patent/JPH0363866A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0087978B1 (en) | Information processing unit | |
| US5375238A (en) | Nesting management mechanism for use in loop control system | |
| US5353418A (en) | System storing thread descriptor identifying one of plural threads of computation in storage only when all data for operating on thread is ready and independently of resultant imperative processing of thread | |
| WO1990014629A2 (en) | Parallel multithreaded data processing system | |
| JPS5841538B2 (ja) | マルチプロセツサシステム ノ ユウセンセイギヨホウシキ | |
| US5021991A (en) | Coprocessor instruction format | |
| US4994961A (en) | Coprocessor instruction format | |
| JPH0363866A (ja) | マスタースレーブプロセッサ | |
| US4758978A (en) | Method and apparatus for selectively evaluating an effective address for a coprocessor | |
| JPS5916071A (ja) | 並列処理システム | |
| JPS59218569A (ja) | マイクロ・コンピユ−タ | |
| JPH01271840A (ja) | マイクロコンピュータ | |
| JPH04139564A (ja) | マイクロプロセッサシステム | |
| JPS62293372A (ja) | マスタスレ−ブプロセツサ | |
| JP2601359B2 (ja) | 並行処理マイクロプロセッサ | |
| JP2925842B2 (ja) | パイプライン処理装置 | |
| JPS6252900B2 (ja) | ||
| JPS61151745A (ja) | 割込処理方式 | |
| JPS6084659A (ja) | デ−タ処理装置 | |
| JPH08235135A (ja) | 通信レジスタ付並列計算機 | |
| JPH01142940A (ja) | マイクロプログラム制御装置 | |
| JPH0133865B2 (ja) | ||
| JPH0367357A (ja) | マルチｃｐｕシステム | |
| JPS61184644A (ja) | 仮想計算機システム制御方式 | |
| JPH04148339A (ja) | マイクロプロセッサ |