JPH0363883A - ジグザグ・アドレス発生回路 - Google Patents
ジグザグ・アドレス発生回路Info
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- JPH0363883A JPH0363883A JP19936289A JP19936289A JPH0363883A JP H0363883 A JPH0363883 A JP H0363883A JP 19936289 A JP19936289 A JP 19936289A JP 19936289 A JP19936289 A JP 19936289A JP H0363883 A JPH0363883 A JP H0363883A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＤＣＴ変換データ読み出し用アドレスを発生するための
ジグザグ・アドレス発生回路に関し、回路規模が小さく
高速に動作できるジグザグ・アドレス発生回路を提供す
ることを目的とし、ｎ×ｎ画素ブロックのジグザグ・ト
レース用アドレス発生回路において、クロックをアップ
、ダウンカウントしてＸ、Ｙ方向のアドレス値を出力し
、ダウンカウント時０になったときアンダーフロー信号
を出力するアップダウンカウンタと、出カアドレス値が
アップカウント時ｎ−１になったとき一致検出信号を出
力する比較器とを備え、初め両カウンタにＯをロードし
て一方をアップ、他方をダウンカウントさせ、一方のカ
ウンタのアンダーフロー信号発生時衣のクロック期間該
カウンタの計数を停止して両カウンタのアップ、ダウン
カウントを切り替え、ｎ計数後は一方の比較器の一致検
出信号出力時次のクロック期間で両カウンタのアップ、
ダウンカウントの切り替えを行いさらに次のクロック期
間該カウンタの計数を停止し、両カウンタのｎ計数時ア
ドレス信号を終了させる。
ジグザグ・アドレス発生回路に関し、回路規模が小さく
高速に動作できるジグザグ・アドレス発生回路を提供す
ることを目的とし、ｎ×ｎ画素ブロックのジグザグ・ト
レース用アドレス発生回路において、クロックをアップ
、ダウンカウントしてＸ、Ｙ方向のアドレス値を出力し
、ダウンカウント時０になったときアンダーフロー信号
を出力するアップダウンカウンタと、出カアドレス値が
アップカウント時ｎ−１になったとき一致検出信号を出
力する比較器とを備え、初め両カウンタにＯをロードし
て一方をアップ、他方をダウンカウントさせ、一方のカ
ウンタのアンダーフロー信号発生時衣のクロック期間該
カウンタの計数を停止して両カウンタのアップ、ダウン
カウントを切り替え、ｎ計数後は一方の比較器の一致検
出信号出力時次のクロック期間で両カウンタのアップ、
ダウンカウントの切り替えを行いさらに次のクロック期
間該カウンタの計数を停止し、両カウンタのｎ計数時ア
ドレス信号を終了させる。
（産業上の利用分野〕
本発明は、画像データのＤ ＣＴ （Ｄｉｓｃｒｅｔｅ
Ｃｏ５１ｎｅ Ｔｒａｎｓｆｏｒｍ ）変換によって
帯域圧縮を行う際における、ＤＣＴ変換されたデータ読
み出し用アドレスを発生するための、ジグザグ・アドレ
ス発生回路に関するものである。
Ｃｏ５１ｎｅ Ｔｒａｎｓｆｏｒｍ ）変換によって
帯域圧縮を行う際における、ＤＣＴ変換されたデータ読
み出し用アドレスを発生するための、ジグザグ・アドレ
ス発生回路に関するものである。
画素データにおいては、低周波側にパワーが集中してい
るという特徴がある。そこでパワーが集中している低周
波数領域をＤＣＴ変換により分離し、伝送することによ
って、帯域圧縮が可能となる。
るという特徴がある。そこでパワーが集中している低周
波数領域をＤＣＴ変換により分離し、伝送することによ
って、帯域圧縮が可能となる。
ＤＣＴ変換された画像データから、パワーの集中してい
る低周波数成分から順に取り出すためには、２次元の画
素データをジグザグにトレースするアドレス信号が必要
となる。
る低周波数成分から順に取り出すためには、２次元の画
素データをジグザグにトレースするアドレス信号が必要
となる。
このようなジグザグ・アドレスを発生する回路は、回路
規模が小さいとともに高速に動作できるものであること
が要望される。
規模が小さいとともに高速に動作できるものであること
が要望される。
第５図（ａ）、 （ｂ）、 （Ｃ）は、画素データとこ
れに対するジグザグ・アドレスの発生を説明する図であ
る。
れに対するジグザグ・アドレスの発生を説明する図であ
る。
第５図（ａ）は、８×８の画素ブロツクを示したもので
ある。
ある。
いま第５図（ａ）に示されたような画素データに対して
、図示の矢印のようにＸおよびＹ方向に２次元的にＤＣ
Ｔ変換を行って、画素データを離散的に周波数方向に分
割して変換すると、変換された周波数成分は第５図（ｂ
）に示すように左上の部分にＤＣ成分が現れ、右下に向
かうに従って次第に高周波成分が現れるようになる。
、図示の矢印のようにＸおよびＹ方向に２次元的にＤＣ
Ｔ変換を行って、画素データを離散的に周波数方向に分
割して変換すると、変換された周波数成分は第５図（ｂ
）に示すように左上の部分にＤＣ成分が現れ、右下に向
かうに従って次第に高周波成分が現れるようになる。
このように周波数成分が分離された画素データからそれ
ぞれの周波数成分を、パワーが集中している低周波成分
から次第に高周波成分へと順次取り出すためには、第５
図（Ｃ）に示すように左上から始まって斜めにジグザグ
にトレースするアドレスを用いて各周波数の成分を読み
出せばよい。
ぞれの周波数成分を、パワーが集中している低周波成分
から次第に高周波成分へと順次取り出すためには、第５
図（Ｃ）に示すように左上から始まって斜めにジグザグ
にトレースするアドレスを用いて各周波数の成分を読み
出せばよい。
従来、このようなジグザグ・アドレスを発生するための
回路としては、リードオンリーメモリ（ＲＯＭ）にジグ
ザグ・アドレスを書き込んでおき、これを順次読み出す
ことによって所要のアドレスを発生するようにしたもの
が用いられていた。
回路としては、リードオンリーメモリ（ＲＯＭ）にジグ
ザグ・アドレスを書き込んでおき、これを順次読み出す
ことによって所要のアドレスを発生するようにしたもの
が用いられていた。
従来のジグザグ・アドレス発生回路においては、ＲＯＭ
と、このＲＯＭのアドレスを発生する回路とが必要であ
り、そのため回路規模を縮小することが困難であるとと
もに、アドレスの発生速度がＲＯＭの動作速度によって
決定されてしまうという問題があった。
と、このＲＯＭのアドレスを発生する回路とが必要であ
り、そのため回路規模を縮小することが困難であるとと
もに、アドレスの発生速度がＲＯＭの動作速度によって
決定されてしまうという問題があった。
本発明はこのような従来技術の課題を解決しようとする
ものであって、回路規模を小さくできるとともにＲＯＭ
の動作速度によってアドレス発生速度が制限されること
のない、ジグザグ・アドレス発生回路を提供することを
目的としている。
ものであって、回路規模を小さくできるとともにＲＯＭ
の動作速度によってアドレス発生速度が制限されること
のない、ジグザグ・アドレス発生回路を提供することを
目的としている。
本発明は第１図にその原理的構成を示すように、ｎｘｎ
画素ブロックをジグザグ・トレースするアドレスを発生
するために、アップダウンカウンタ１．２と、比較器３
，４と、制御部５とを備えている。
画素ブロックをジグザグ・トレースするアドレスを発生
するために、アップダウンカウンタ１．２と、比較器３
，４と、制御部５とを備えている。
アップダウンカウンタ１．２は、指示に応じてクロック
をアップカウントまたはダウンカウントしてそれぞれＸ
、Ｙ方向のアドレス値を出力するとともに、計数値Ｏで
ダウンカウントを指示されたときアンダーフロー信号を
出力するものである。
をアップカウントまたはダウンカウントしてそれぞれＸ
、Ｙ方向のアドレス値を出力するとともに、計数値Ｏで
ダウンカウントを指示されたときアンダーフロー信号を
出力するものである。
比較器３，４は、カウンタ１，２の出力アドレス値を（
ｎ−１）と比較して一致したとき一致検出信号を出力す
る。
ｎ−１）と比較して一致したとき一致検出信号を出力す
る。
制御部５においては、初め両カウンタにＯをロードする
とともに一方のカウンタをアップカウントに他方のカウ
ンタをダウンカウントにして計数を行わせ、一方のカウ
ンタからアンダーフロー信号が発生したとき次のクロッ
ク期間でこのカウンタの計数を停止するとともに両カウ
ンタのアップカウントとダウンカウントとを切り替える
処理を繰り返して行う。
とともに一方のカウンタをアップカウントに他方のカウ
ンタをダウンカウントにして計数を行わせ、一方のカウ
ンタからアンダーフロー信号が発生したとき次のクロッ
ク期間でこのカウンタの計数を停止するとともに両カウ
ンタのアップカウントとダウンカウントとを切り替える
処理を繰り返して行う。
そしていずれかのカウンタにおいてｎが計数された以後
はいずれかのカウンタにおいて一致検出信号が出力され
たとき次のクロック期間において両カウンタのアップカ
ウントとダウンカウントとの切り替えを行うとともにさ
らに次のクロック期間においてこのカウンタの計数を停
止する処理を繰り返して行う。
はいずれかのカウンタにおいて一致検出信号が出力され
たとき次のクロック期間において両カウンタのアップカ
ウントとダウンカウントとの切り替えを行うとともにさ
らに次のクロック期間においてこのカウンタの計数を停
止する処理を繰り返して行う。
そして両カウンタの計数値がともにｎになったときアド
レス発生を終了させる。
レス発生を終了させる。
本発明のジグザグ・アドレス発生回路においては、イネ
ーブル信号を与えられたとき、指示に応じてクロックを
アップカウントまたはダウンカウントしてそれぞれＸ、
Ｙ方向のアドレス値を出力するとともに、計数値０でダ
ウンカウントを指示されたときアンダーフロー信号を出
力する２個のアップダウンカウンタと、それぞれのカウ
ンタの出力アドレス値を一定値（ｎ−１）と比較するこ
とによって一致したとき一致検出信号を出力する２個の
比較器とによって、ｎ×ｎ画素ブロックをジグザグ・ト
レースするアドレスを発生する。
ーブル信号を与えられたとき、指示に応じてクロックを
アップカウントまたはダウンカウントしてそれぞれＸ、
Ｙ方向のアドレス値を出力するとともに、計数値０でダ
ウンカウントを指示されたときアンダーフロー信号を出
力する２個のアップダウンカウンタと、それぞれのカウ
ンタの出力アドレス値を一定値（ｎ−１）と比較するこ
とによって一致したとき一致検出信号を出力する２個の
比較器とによって、ｎ×ｎ画素ブロックをジグザグ・ト
レースするアドレスを発生する。
この際制御部は次のような制御を行う、すなわち初期状
態において両カウンタに０をロードするとともに、一方
のカウンタをアップカウントの状態にし、他方のカウン
タをダウンカウントの状態にして計数を行わせる。これ
によって斜め方向のトレースが行われる。この場合、い
ずれかのカウンタからアンダーフロー信号が発生したと
き、すなわちＸまたはＹ方向にダウンカウント時にＸま
たはＹがＯになったときは、次のクロック期間でそのカ
ウンタの計数を停止することによって、χまたはＹがＯ
に保たれたままでＹまたはＸが＋工される。これと同時
に両カウンタのアップカウントとダウンカウントとの切
り替えを行うことによって、反対方向に斜め方向のトレ
ースが開始される。この処理は繰り返して行われる。
態において両カウンタに０をロードするとともに、一方
のカウンタをアップカウントの状態にし、他方のカウン
タをダウンカウントの状態にして計数を行わせる。これ
によって斜め方向のトレースが行われる。この場合、い
ずれかのカウンタからアンダーフロー信号が発生したと
き、すなわちＸまたはＹ方向にダウンカウント時にＸま
たはＹがＯになったときは、次のクロック期間でそのカ
ウンタの計数を停止することによって、χまたはＹがＯ
に保たれたままでＹまたはＸが＋工される。これと同時
に両カウンタのアップカウントとダウンカウントとの切
り替えを行うことによって、反対方向に斜め方向のトレ
ースが開始される。この処理は繰り返して行われる。
そしていずれかのカウンタにおいて最大値ｎが計数され
た後すなわち右上または左下の点に達した以後は、いず
れかの比較器からアップカウント状態で一致検出信号が
出力されたとき、次のクロック期間において両カウンタ
のアップカウントとダウンカウントとの切り替えを行う
とともにさらに次のクロック期間において一致検出信号
が出力された側のカウンタの計数を停止する。これによ
ってＸまたはＹがｎに保たれたままでＹまたはＸが＋１
され、次に反対方向に斜め方向にトレースが開始される
ようになる。この処理も繰り返して行われる。
た後すなわち右上または左下の点に達した以後は、いず
れかの比較器からアップカウント状態で一致検出信号が
出力されたとき、次のクロック期間において両カウンタ
のアップカウントとダウンカウントとの切り替えを行う
とともにさらに次のクロック期間において一致検出信号
が出力された側のカウンタの計数を停止する。これによ
ってＸまたはＹがｎに保たれたままでＹまたはＸが＋１
され、次に反対方向に斜め方向にトレースが開始される
ようになる。この処理も繰り返して行われる。
このようにして最後に両カウンタの計数値がともにｎに
なったとき、すなわち右下の点に達したとき両カウンタ
の計数を停止させることによって、一連のアドレス発生
が終了する。
なったとき、すなわち右下の点に達したとき両カウンタ
の計数を停止させることによって、一連のアドレス発生
が終了する。
第２図は本発明の一実施例の構成を示したちのである。
１は第１のアップダウンカウンタ（Ｕ／Ｄ Ｃ０ＵＴ
）であってＸ方向アドレス（Ｘ−ＡＤＲ）を発生し、２
は第２のアップダウンカウンタ（Ｕ／Ｄ Ｃ０ＵＴ）
であってＹ方向アドレス（Ｙ−ＡＤＲ）を発生する。ア
ップダウンカウンタｌ。
）であってＸ方向アドレス（Ｘ−ＡＤＲ）を発生し、２
は第２のアップダウンカウンタ（Ｕ／Ｄ Ｃ０ＵＴ）
であってＹ方向アドレス（Ｙ−ＡＤＲ）を発生する。ア
ップダウンカウンタｌ。
２は、制御信号としてイネーブル（ＥＮ）、ダウンカウ
ント（Ｄ）アップカウント（Ｕ）切り替え（Ｄ／ｌＪ）
およびロード（ＬＯ）の各信号を与えられることによっ
て動作する。またアップダウンカウンタ１．２の出力側
には、出力アドレス値と一定値とを比較する比較器（Ｃ
ＭＰ）３．４が設けられている。さらにこれらの動作を
制御するために制御部（ＣＯＮＴ）５が設けられている
。
ント（Ｄ）アップカウント（Ｕ）切り替え（Ｄ／ｌＪ）
およびロード（ＬＯ）の各信号を与えられることによっ
て動作する。またアップダウンカウンタ１．２の出力側
には、出力アドレス値と一定値とを比較する比較器（Ｃ
ＭＰ）３．４が設けられている。さらにこれらの動作を
制御するために制御部（ＣＯＮＴ）５が設けられている
。
第３図は第２図に示された実施例１おける動作例を示す
タイムチャート（１）であって、８×８の画素ブロック
に適用した場合を例示している。
タイムチャート（１）であって、８×８の画素ブロック
に適用した場合を例示している。
以下これら両図に基づいて本発明のジグザグ・アドレス
発生回路の動作を説明する。
発生回路の動作を説明する。
所望のジグザグ・アドレスは、Ｘ方向およびＹ方向のア
ドレス（ＡＤＲ）が、左上の点（０゜０）からクロック
（ＣＬＫ）ごとに順次第３図に示すように変化するもの
である。同図において矢印はイネーブル信号が１クロッ
ク期間停止されることを示している。また番号（１）〜
圓は以下の説明に対応する。
ドレス（ＡＤＲ）が、左上の点（０゜０）からクロック
（ＣＬＫ）ごとに順次第３図に示すように変化するもの
である。同図において矢印はイネーブル信号が１クロッ
ク期間停止されることを示している。また番号（１）〜
圓は以下の説明に対応する。
（１）制御部５は、最初ＬＯ倍信号与えることによって
、両アップダウンカウンタ１，２にＯをロードする。こ
れによって、アドレス（０，０）が発生する。
、両アップダウンカウンタ１，２にＯをロードする。こ
れによって、アドレス（０，０）が発生する。
このとき制御部５はＸ方向（アップダウンカウンタ１）
のＤ／Ｕ信号をＵの状態にし、Ｙ方向（アップダウンカ
ウンタ２）のＤ／Ｕ信号をＤの状態にする。これによっ
てＹ方向にアンダーフロー（ＵＦ）信号が発生する。Ｕ
Ｆ倍信号カウント０の状態でダウンカウントを指示され
たとき、アップダウンカウンタから発生するものである
。
のＤ／Ｕ信号をＵの状態にし、Ｙ方向（アップダウンカ
ウンタ２）のＤ／Ｕ信号をＤの状態にする。これによっ
てＹ方向にアンダーフロー（ＵＦ）信号が発生する。Ｕ
Ｆ倍信号カウント０の状態でダウンカウントを指示され
たとき、アップダウンカウンタから発生するものである
。
（２）次のＣＬＫ信号でＸ方向は１に変化するが、Ｙ方
向は前の、タイミングでＵＦ倍信号発生したことによっ
てＥＮ信号が停止してディセーブルの状態となって０の
ままに保たれ、従ってアドレス（１，Ｏ）が発生する。
向は前の、タイミングでＵＦ倍信号発生したことによっ
てＥＮ信号が停止してディセーブルの状態となって０の
ままに保たれ、従ってアドレス（１，Ｏ）が発生する。
このとき制御部５は、前のタイごングでＹ方向にＵＦ倍
信号発生したことによってＸ方向のＤ／Ｕ信号をＤの状
態に切り替え、Ｙ方向のＤ／Ｕ信号をＵの状態に切り替
える。
信号発生したことによってＸ方向のＤ／Ｕ信号をＤの状
態に切り替え、Ｙ方向のＤ／Ｕ信号をＵの状態に切り替
える。
（３）次のＣＬＫ信号でＸ方向はＯに変化し、Ｙ方向は
ｌになり、従ってアドレス（０，１）が発生する。
ｌになり、従ってアドレス（０，１）が発生する。
このときＸ方向のＤ／Ｕ信号はＤのままであり、従って
Ｘ方向にＵＦ倍信号発生する。Ｙ方向のＤ／Ｕ信号はＵ
のままである。
Ｘ方向にＵＦ倍信号発生する。Ｙ方向のＤ／Ｕ信号はＵ
のままである。
（４）次のＣＬＫ信号でＸ方向はＥＮ信号が停止して０
に保たれ、Ｙ方向は２に変化して、アドレス（０，２）
が発生する。
に保たれ、Ｙ方向は２に変化して、アドレス（０，２）
が発生する。
このとき制御部５は、前のタイミングでＸ方向にＵＦ倍
信号発生したことによってＸ方向のＤ／Ｕ信号をＵの状
態に切り替え、Ｙ方向のＤ／Ｕ信号をＤの状態に切り替
える。
信号発生したことによってＸ方向のＤ／Ｕ信号をＵの状
態に切り替え、Ｙ方向のＤ／Ｕ信号をＤの状態に切り替
える。
（５）次のＣＬＫ信号でＸ方向は１に変化し、Ｙ方向も
１になり、従ってアドレス（１，１）が発生する。
１になり、従ってアドレス（１，１）が発生する。
このときＸ方向のＤ／Ｕ信号はＵのままであり、Ｙ方向
のＤ／Ｕ信号はＤのままである。
のＤ／Ｕ信号はＤのままである。
（６）次のＣＬＫ信号でＸ方向は２に変化し、Ｙ方向は
０になり、従ってアドレス（２，Ｏ）が発生する。
０になり、従ってアドレス（２，Ｏ）が発生する。
このときＸ方向のＤ／Ｕ信号はＵのままであり、Ｙ方向
のＤ／Ｕ信号はＤのままであって、従ってＹ方向にＵＦ
倍信号発生する。
のＤ／Ｕ信号はＤのままであって、従ってＹ方向にＵＦ
倍信号発生する。
（７）次のＣＬＫ信号でＸ方向は３に変化するが、Ｙ方
向はＥＮ信号が停止してＯに保たれ、従ってアドレス（
３，Ｏ）が発生する。
向はＥＮ信号が停止してＯに保たれ、従ってアドレス（
３，Ｏ）が発生する。
このとき制御部５は、前のタイミングでＹ方向にＵＦ倍
信号発生したことによってＸ方向のＤ／Ｕ信号をＤの状
態に切り替え、Ｙ方向のＤ／Ｕ信号をＵの状態に切り替
える。
信号発生したことによってＸ方向のＤ／Ｕ信号をＤの状
態に切り替え、Ｙ方向のＤ／Ｕ信号をＵの状態に切り替
える。
（８）次のＣＬＫ信号でＸ方向は２に変化し、Ｙ方向は
１になり、従ってアドレス（２，１）が発生する。
１になり、従ってアドレス（２，１）が発生する。
このときＸ方向のＤ／Ｕ信号はＤのままであり、Ｙ方向
のＤ／Ｕ信号はＵのままである。
のＤ／Ｕ信号はＵのままである。
以下同様にしてＸまたはＹ方向に０が発生するごとにＵ
Ｆ倍信号発生してダウンカウントとアップカウントの切
り替えを行いながら次第にカウントが進行して、ジグザ
グ・アドレスが発生するが、左下の点すなわちアドレス
（０，７）に達すると、制御方法が変化する。
Ｆ倍信号発生してダウンカウントとアップカウントの切
り替えを行いながら次第にカウントが進行して、ジグザ
グ・アドレスが発生するが、左下の点すなわちアドレス
（０，７）に達すると、制御方法が変化する。
（９）比較器３．４はそれぞれＸアドレス、Ｙアドレス
を“６“と比較して、アップカウント時に一致したとき
、それぞれＸＣＭＰ信号、ＹＣＭＰ信号を発生するが、
これらの信号は第３図においてで囲んで示すようにＸア
ドレスに最初に７が現れてから以後有効となる。
を“６“と比較して、アップカウント時に一致したとき
、それぞれＸＣＭＰ信号、ＹＣＭＰ信号を発生するが、
これらの信号は第３図においてで囲んで示すようにＸア
ドレスに最初に７が現れてから以後有効となる。
アドレス（１，６）までＸ方向のＤ／Ｕ信号はＤであり
、Ｙ方向のＤ／Ｕ信号はＵであるが、ＹＣＭＰ信号の発
生によって、次のＣＬＫ信号によってアドレス（０，７
）になったとき、Ｘ方向のＤ／Ｕ信号はＵとなり、Ｙ方
向のＤ／Ｕ信号はＤとなる。これと同時に制御部５内に
おける図示されないフリップフロップ（ＦＦ）が動作し
て、Ｙ方向の値７をセントする。
、Ｙ方向のＤ／Ｕ信号はＵであるが、ＹＣＭＰ信号の発
生によって、次のＣＬＫ信号によってアドレス（０，７
）になったとき、Ｘ方向のＤ／Ｕ信号はＵとなり、Ｙ方
向のＤ／Ｕ信号はＤとなる。これと同時に制御部５内に
おける図示されないフリップフロップ（ＦＦ）が動作し
て、Ｙ方向の値７をセントする。
００）次のＣＬＫ信号でＸ方向が１に変化するが、Ｙ方
向は７のままに保たれ、従ってアドレス（１゜マ）が発
生する。
向は７のままに保たれ、従ってアドレス（１゜マ）が発
生する。
このときＸ方向のＤ／Ｕ信号はＤのままであり、Ｙ方向
のＤ／Ｕ信号はＤのままである。
のＤ／Ｕ信号はＤのままである。
（１１）次のＣＬＫ信号でＸ方向が２に変化し、Ｙ方向
が６に変化する。従ってアドレス（２，６）が発生する
。
が６に変化する。従ってアドレス（２，６）が発生する
。
このときＸ方向のＤ／Ｕ信号はＵのままであり、Ｙ方向
のＤ／Ｕ信号はＤのままである。
のＤ／Ｕ信号はＤのままである。
０２）カウントが進行してアドレスが（６，２）になっ
たときＸＣＭＰ信号が発生し、次のＣＬＫ信号によって
アドレス（７，１）になったとき、Ｘ方向のＤ／Ｕ信号
はＤとなり、Ｙ方向のＤ／Ｕ信号はＵとなる。これと同
時にフリップフロップが動作して、Ｘ方向の値７をセッ
トする。
たときＸＣＭＰ信号が発生し、次のＣＬＫ信号によって
アドレス（７，１）になったとき、Ｘ方向のＤ／Ｕ信号
はＤとなり、Ｙ方向のＤ／Ｕ信号はＵとなる。これと同
時にフリップフロップが動作して、Ｘ方向の値７をセッ
トする。
側 次のＣＬＫ信号でＸ方向は７のままに保たれるが、
Ｙ方向は２に変化し、従ってアドレス（７゜２）が発生
する。
Ｙ方向は２に変化し、従ってアドレス（７゜２）が発生
する。
このときＸ方向のＤ／Ｕ信号はＤのままであり、Ｙ方向
のＤ／Ｕ信号はＤのままである。
のＤ／Ｕ信号はＤのままである。
以下同様にしてアップカウント状態でＸまたはＹ方向に
６が発生するごとにχＣＭＰ信号またはＹＣＭＰ信号が
発生して、両カウンタのダウンカウントとアップカウン
トの切り替えを行いながら次第にカウントが進行して、
ジグザグ・アドレスが発生する。そして右下の点、すな
わちアドレス（７，’？）が発生したとき一連のアドレ
ス発生を終了する。そして次にＬＯ信信号発生したとき
最初の状態に戻る。
６が発生するごとにχＣＭＰ信号またはＹＣＭＰ信号が
発生して、両カウンタのダウンカウントとアップカウン
トの切り替えを行いながら次第にカウントが進行して、
ジグザグ・アドレスが発生する。そして右下の点、すな
わちアドレス（７，’？）が発生したとき一連のアドレ
ス発生を終了する。そして次にＬＯ信信号発生したとき
最初の状態に戻る。
第４図は以上の動作を示す各信号のタイムチャー）（２
）であって、＜Ｘ＞はＸ方向を示し、＜Ｙ＞はＹ方向を
示している。
）であって、＜Ｘ＞はＸ方向を示し、＜Ｙ＞はＹ方向を
示している。
Ｘ方向において、ＥＮはＸ方向のイネーブル信号、ＬＯ
はロード信号、Ｄ／Ｕはダウンカウントアツプカウント
切り替え信号、Ｘ−ＡＤＨはＸ方向のアドレス信号、Ｘ
ＣＭＰはＸ方向のア・ンプカウント時の６との比較一致
検出信号、ＸＵＦはアンダーフロー信号である。
はロード信号、Ｄ／Ｕはダウンカウントアツプカウント
切り替え信号、Ｘ−ＡＤＨはＸ方向のアドレス信号、Ｘ
ＣＭＰはＸ方向のア・ンプカウント時の６との比較一致
検出信号、ＸＵＦはアンダーフロー信号である。
またＹ方向において、ＥＮはＹ方向のイネーブル信号、
ＬＯはロード信号、Ｄ／Ｕはダウンカウントアツプカウ
ント切り替え信号、Ｙ−ＡＤＲはＹ方向のアドレス信号
、ＹＣＭＰはＹ方向のアップカウント時の６との比較一
致検出信号、ＹＵＦはアンダーフロー信号である。また
ＣＭＰ／ＵＦは、ＸＣＭＰ信号またはＶＣＭＰ信号とＸ
ＵＦ信号またはＹＵＦ信号のいずれを使用するかの切り
替え状態を示している。
ＬＯはロード信号、Ｄ／Ｕはダウンカウントアツプカウ
ント切り替え信号、Ｙ−ＡＤＲはＹ方向のアドレス信号
、ＹＣＭＰはＹ方向のアップカウント時の６との比較一
致検出信号、ＹＵＦはアンダーフロー信号である。また
ＣＭＰ／ＵＦは、ＸＣＭＰ信号またはＶＣＭＰ信号とＸ
ＵＦ信号またはＹＵＦ信号のいずれを使用するかの切り
替え状態を示している。
〔発明の効果〕
以上説明したように本発明によれば、２個のアップダウ
ンカウンタを用い、制御部からそれぞれのカウンタのイ
ネーブル信号（ＥＮ）、ダウンカウントアツプカウント
切り替え信号（Ｄ／Ｕ）およびロード信号（ＬＯ）を制
御するとともに、ＸアドレスおよびＹアドレスの一定値
との一致信号（ＸＣＭＰ、ＹＣＭＰ）と、Ｘ方向および
Ｙ方向のアンダーフロー信号（ＯＦ）を制御部にフィー
ドバックすることによってジグザグ・アドレスを発生す
ることができる。
ンカウンタを用い、制御部からそれぞれのカウンタのイ
ネーブル信号（ＥＮ）、ダウンカウントアツプカウント
切り替え信号（Ｄ／Ｕ）およびロード信号（ＬＯ）を制
御するとともに、ＸアドレスおよびＹアドレスの一定値
との一致信号（ＸＣＭＰ、ＹＣＭＰ）と、Ｘ方向および
Ｙ方向のアンダーフロー信号（ＯＦ）を制御部にフィー
ドバックすることによってジグザグ・アドレスを発生す
ることができる。
従って本発明によれば、ＲＯＭによるジグザグ・アドレ
ス発生回路と比較して回路規模をかなり縮小できる。ま
たＲＯＭのリードサイクルタイム等による速度制限がな
くなるので、高速にジグザグ・アドレスを発生すること
ができる。
ス発生回路と比較して回路規模をかなり縮小できる。ま
たＲＯＭのリードサイクルタイム等による速度制限がな
くなるので、高速にジグザグ・アドレスを発生すること
ができる。
第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例の構成を示す図、第３図および第４図は本発
明回路の動作を示すタイムチャート（１）および（２）
、第５図（ａ）、い）、 （Ｃ）は画素データとそのジ
グザグ・トレースを説明する図である。 １．２はアップダウンカウンタ（Ｕ／Ｄ Ｃ０ＵＴ）
、３．４は比較器（ＣＭＰ）、５は制御部（ＣＯＮＴ）
である。
の一実施例の構成を示す図、第３図および第４図は本発
明回路の動作を示すタイムチャート（１）および（２）
、第５図（ａ）、い）、 （Ｃ）は画素データとそのジ
グザグ・トレースを説明する図である。 １．２はアップダウンカウンタ（Ｕ／Ｄ Ｃ０ＵＴ）
、３．４は比較器（ＣＭＰ）、５は制御部（ＣＯＮＴ）
である。
Claims (1)
- 【特許請求の範囲】 ｎ×ｎ画素ブロックをジグザグ・トレースするアドレス
を発生する回路において、 指示に応じてクロックをアップカウントまたはダウンカ
ウントしてそれぞれＸ、Ｙ方向のアドレス値を出力する
とともに、ダウンカウント時０になったときアンダーフ
ロー信号を出力するアップダウンカウンタ（１、２）と
、 該カウンタ（１、２）の出力アドレス値がアップカウン
ト時（ｎ−１）になったとき一致検出信号を出力する比
較器（３、４）とを備え、 初め両カウンタ（１、２）に０をロードするとともに一
方のカウンタをアップカウントに他方のカウンタをダウ
ンカウントにして計数を行わせ、一方のカウンタからア
ンダーフロー信号が発生したとき次のクロック期間で該
カウンタの計数を停止するとともに両カウンタのアップ
カウントとダウンカウントとの切り替えを行い、いずれ
かのカウンタにおいてｎが計数された以後はいずれかの
比較器から一致検出信号が出力されたとき次のクロック
期間において両カウンタのアップカウントとダウンカウ
ントとの切り替えを行うとともにさらに次のクロック期
間において該カウンタの計数を停止し、両カウンタの計
数値がともにｎになったときアドレス発生を終了させる
ことを特徴とするジグザグ・アドレス発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19936289A JPH0363883A (ja) | 1989-08-02 | 1989-08-02 | ジグザグ・アドレス発生回路 |
| DE69021666T DE69021666D1 (de) | 1989-08-02 | 1990-08-02 | Abtastwandlerregelkreis mit Speichern und Adressengenerator zur Erzeugung eines den Speichern zugeführten Zickzackadressensignals. |
| US07/561,826 US5313299A (en) | 1989-08-02 | 1990-08-02 | Scan converter control circuit having memories and address generator for generating zigzag address signal supplied to the memories |
| CA002022586A CA2022586C (en) | 1989-08-02 | 1990-08-02 | Scan converter control circuit having memories and address generator for generating zigzag address signal supplied to the memories |
| EP90114863A EP0411633B1 (en) | 1989-08-02 | 1990-08-02 | Scan converter control circuit having memories and address generator for generating zigzag address signal supplied to the memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19936289A JPH0363883A (ja) | 1989-08-02 | 1989-08-02 | ジグザグ・アドレス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0363883A true JPH0363883A (ja) | 1991-03-19 |
Family
ID=16406502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19936289A Pending JPH0363883A (ja) | 1989-08-02 | 1989-08-02 | ジグザグ・アドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0363883A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2706065A1 (fr) * | 1994-06-02 | 1994-12-09 | Samsung Electronics Co Ltd | Générateur d'adresses à balayage zigzag. |
| US5600813A (en) * | 1992-04-03 | 1997-02-04 | Mitsubishi Denki Kabushiki Kaisha | Method of and circuit for generating zigzag addresses |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219887A (ja) * | 1986-03-20 | 1987-09-28 | Fujitsu Ltd | 動き補償フレ−ム間符号化装置 |
-
1989
- 1989-08-02 JP JP19936289A patent/JPH0363883A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219887A (ja) * | 1986-03-20 | 1987-09-28 | Fujitsu Ltd | 動き補償フレ−ム間符号化装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600813A (en) * | 1992-04-03 | 1997-02-04 | Mitsubishi Denki Kabushiki Kaisha | Method of and circuit for generating zigzag addresses |
| FR2706065A1 (fr) * | 1994-06-02 | 1994-12-09 | Samsung Electronics Co Ltd | Générateur d'adresses à balayage zigzag. |
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