JPH0364213A

JPH0364213A - カウンタチェック回路

Info

Publication number: JPH0364213A
Application number: JP20087589A
Authority: JP
Inventors: Kenji Hoshi; 星　健二; Kiyoshi Sudo; 清須藤; Yasutomo Sakurai; 康智桜井; Koichi Odawara; 小田原　孝一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-08-02
Filing date: 1989-08-02
Publication date: 1991-03-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要コパリティピットを有するカウンタ回路のカウンタチェッ
ク回路に関し、パリティチエツクのハード量が少なくて、且つチエツク
時間を短縮することができるカウンタチェック回路を提
供することを目的とし、所定のクロックパルスによりカ
ウントアツプまたはカウントダウンし、そのカウンタ値
に対するパリティ値を有し、パリティ予測回路により、
カウントアツプまたはカウントダウン毎にパリティ値を
生成するカウンタ回路において、前記カウンタ回路のカ
ウンタ値が特定値になったことを検出する特定値検出手
段と、該特定値検出手段の出力と前記パリティ値との入
力によりパリティエラーを判別する判別手段と、により
構成した。

［産業上の利用分野］本発明は、パリティピットを有するカウンタ回路のカウ
ンタチェック回路に関する。

一般に、データ処理装置においては、カウンタ回路が使
用される場合が多く、カウンタ回路の出力は高い信頼性
を有することが望まれており、カウンタ回路の故障を検
出する手段が必要となっている。このため、特に高い信
頼性が要求されるデータ処理装置では、カウンタ値にパ
リティビットを設け、カウントアツプまたはカウントダ
ウン毎に次のパリティ値を生成するＰＰ回路（パリティ
プリディクション回路）を付加して、カウント値とパリ
ティビットとによりパリティチエツクすることで故障を
検出する方式をとっている。しかしながら、この方式で
はチエツク回路のハード量が多くなるので、ハード量の
少ないチエツク回路が要望されていた。

［従来の技術］従来のカウンタチェック回路としては、例えば第３図に
示すようなものがある。

第３図において、１はカウンタ回路であり、このカウン
タ回路１は、例えば１６ビツトカウンタ（０，１，２，
・・・、１４．１５）として構成する。このビット構成
のカウンタを上下の８ビツト毎にまとめた形でそれぞれ
に対し奇数パリティＰｉ　Ｐ２を付与する。このように
２分割で構成する理由は、１つにはカウンタとしてのデ
イレ−を小さくすることにあり、２つには８ビツト（バ
イト単位）とすることで他のユニット等との関連で扱い
やすくすることにあり、３つにはパリティを１個とする
場合は、２ケ所のビットが反転した時の検出不能となる
不具合を防止することにある。

また、２，３はＰＰ回路であり、ＰＰ回路２，３は後述
する如き回路で構成され、カウンタ回路１の各ビット値
（０，１，・・・、７／８．９．・・・１５）およびそ
の状態におけるパリティＰ　１／Ｐ　２とが入力されカ
ウントアツプまたはカウントダウン毎に次のパリティビ
ットＰ　Ｉ／Ｐ　２を予測生成する。

４はカウンタチェック回路であり、カウンタ回路１のそ
れぞれ隣合うビット値を対にして入力される８個の排他
的論理和回路（以下、ＦＯＲ回路）５〜１２と、この８
個のＥＯＲ回路５〜工２の出力を対にして入力される４
個のＦＯＲ回路１３〜１６と、この４個のＥＯＲ回路１
３〜１６の出力を対にして入力される２個のＦＯＲ回路
１７゜１８と、ＥＯＲ回路１７または１８の出力とパリ
ティビットＰ１またはＰ２の各出力をそれぞれ対にして
入力されるＦＯＲ回路１９．２０と、このＥＯＲ回路１
９．２０の出力が入力されパリティエラー信号を出力す
るナンド回路２１と、により構成されている。

カウンタチェック回路４はカウンタ回路１のビットデー
タを常時パリティチエツクしており、例えばカウンタの
全ビット（０，１，・・・、１５）が“０”で、パリテ
ィビットＰＩ、Ｐ２の値も“０”の時は、ＥＯＲ回路１
９．２０の出力は“０”となり、ナンド回路２１は′１
″を出力してパリティエラーありを通知する。

第４図は８ビツトのシリアル構成でカウントダウンする
ＰＰ回路の一構成例である。同図（ａ）はカウンタの各
ビット値（番号０．　１．　２．・・・７）、パリティ
Ｐ、およびＰＰ回路間の信号の入出力関係図、同図（ｂ
）はＰＰ回路の論理回路図で図中のＯ〜７までの数字は
同図（ａ）のビット番号を示し、１００，１０１，１０
４，１０７はアンド回路、１０２，１０５は入力の一端
に反転入力をもつアンド回路、１０３，１０６．１０８
はオア回路、１０９は排他的論理和回路である。

この回路はカウントダウンのタイミング信号の入力毎に
カウンタの各ビット（０，１，・・・、７）からの出力
とパリティＰからの出力がＰＰ回路に入力され、各論理
回路の出力を経た出力が排他的論理和回路１０９に入力
され、その出力がカウンタの次の予測パリティＰになる
。

［発明が解決しようとする課題］しかしながら、このような従来のカウンタチェック回路
にあっては、カウンタ回路の常時ビットデータをパリテ
ィチエツクするために、多数のＥＯＲ回路によって構成
され、パリティチエツクのハード量が多く、かつチエツ
ク時間が遅いという問題があった。

本発明は、このような従来の問題点に鑑みてなされたも
のであって、パリティチエツクのハード量が少なくて、
且つチエツク時間を短縮することができるカウンタチェ
ック回路を提供することを目的としている。

［課題を解決するための手段］第１図は本発明の原理説明図である。

第１図において、３１は所定のクロックパルスによりカ
ウントアツプまたはカウントダウンし、そのカウンタ値
に対するパリティ値Ｐを有するカウンタ回路、３２はカ
ウンタ回路３１のカウントアツプまたはカウントダウン
毎に新たなパリティ値Ｐを生成するパリティ予測回路Ｐ
Ｐ、３７は前記カウンタ回路３１のカウンタ値が特定値
になったことを検出する特定値検出手段、３９は該特定
値検出手段３７の出力と前記パリティ値Ｐとの入力によ
りパリティエラーを判別する判別手段である。

［作用］本発明においては、特定値検出手段３７によって、カウ
ンタ回路１のカウンタ値が、特定の値、例えばオールゼ
ロとなったことを検出し、この特定値検出手段３７の出
力とそのときのパリティビットＰの出力とに基づいて判
別手段３９によりパリティが正しいか否かを判定する。

例えば、判別手段３９の出力が“１”のときはパリティ
エラーがあり　　１１　Ｑ　ＩＩのときはパリティエラ
ーはないと判定する。

したがって、従来のようなハード量の多いＥＯＲ回路か
らノア回路、アンド回路、ＮＡＮＤ回路に変えることが
できるので、ハード量を削減することができ、またパリ
ティチエツク時間を短縮することができる。

［実施例］以下、本発明の実施例を図面に基づいて説明する。

第２図は本発明の一実施例を示す図である。

まず、構成を説明すると、第２図において、３１は所定
のクロックパルスによりカウントアツプまたはカウント
ダウンするカウンタ回路であり、このカウンタ回路３１
は、例えば１６個のデータビット０〜１５の１６ビツト
カウンタとして構成され、上位の８ビツトと下位の８ビ
ツトに分割し、それぞれに奇数パリティビットＰＩ、Ｐ
２を有している。３２．３３はパリティプリディクショ
ン回路（以下、ＰＰ回路）であり、ＰＰ回路３２゜３３
はカウンタ回路３１のデータビットＯ〜７゜８〜１５お
よびパリティビットＰＩ、Ｐ２からの各入力により次の
パリティ値を予測生成する。

３４は上位のデータビットＯ〜７の各出力がそれぞれ入
力するノア回路、３５は下位のデータビット８〜１５の
各出力がそれぞれ入力するノア回路、３６はこれらのノ
ア回路３４．３５の出力の論理積をとるアンド回路であ
る。データビットＯ〜７及びデータビット８〜１５の出
力がオールゼロのとき、ノア回路３４．３５の各出力は
“１”となり、アンド回路３６の出力は“１”となる。

ノア回路３４．３５およびアンド回路３６はカウンタ回
路３１のカウント値が特定の値（データビット０〜１５
がオールゼロ）となったことを検出する特定値検出手段
３７を構成している。

３８はパリティビットＰＩ、Ｐ２の各出力が入力するナ
ンド回路であり、ナンド回路３８はパリティビットＰＩ
、Ｐ２のいずれかが“０”のとき、“１”を出力する。

３９はナンド回路３８の出力とアンド回路３６の出力が
入力するアンド回路であり、アンド回路３６の出力が“
１″で、ナンド回路３８の出力が“１”のとき、“１”
のパリティエラー信号を出力する。すなわち、アンド回
路３９はカウンタ回路３１の全データビットの０〜７，
８〜１５が“０”となったことを検出したときだけ、パ
リティピットＰＩ、Ｐ２の値によってパリティエラーを
判別する判別手段としての機能を有している。

次に、動作を説明する。

カウンタ回路３１のデータビット０〜７およびデータビ
ット０〜１５の出力がオールゼロのときのみ、ノア回路
３４．３５の出力はともに“１″となる。そして、ノア
回路３４．３５の各出力がともに“１“のときのみ、ア
ンド回路３６の出力は“１”となる。

ここで、パリティビットＰ１とパリティビットＰ２の出
力がともに“１″のときは、ナンド回路３８の出力は“
０”となり、アンド回路３９の出力は“０″となり、パ
リティエラーとならない。

又、パリティビットＰ１．Ｐ２のうちの少なくとも一方
の出力が“０”のときは、ナンド回路３８の出力は“１
”となり、アンド回路３９の出力は“１”となって、パ
リティエラーが検出される。

すなわち、カウンタ回路３１のデータビットＯ〜７，８
〜１５の出力がすべて“０″である時、パリティビット
Ｐ１とパリティビットＰ２の出力がともに“１″である
という条件以外ではパリティエラーであり、この時には
エラーが検出される。

上記の一実施例は、特定値としてカウンタ回路１の各ビ
ットデータがすべて０”の場合にパリティチエツクを判
別するようにした例である。

他の実施例として、カウンタ回路１の各ビットデータが
すべて１″となった時にパリティチエツクを判別する場
合は、第３図のノア回路３４゜３５における反転入力を
削除してアンド回路を用いればよい。

従って、カウンタ回路１のデータビットの状態（“０”
／″１”）のいずれを採用するかで、第一の実施例のよ
うに０”で採用する時は出力を反転させるために否定ノ
ットを用い、また“１”で採用する時は出力をそのまま
とするから否定ノットを不要とする。

また、パリティＰの状態においても、第一の実施例では
パリティを２個用いているが、これを１個だけとするこ
ともでき、その時ナンド回路３８は否定ノットだけで用
いる。

更に、パリティＰは偶数パリティとすることもでき、そ
の時ナンド回路３８はオア回路で用いる。

以上のように本発明のカウンタチェック回路では、カウ
ンタの各ビットデータの状態を任意に設定することがで
きるから、カウンタの使用条件に合わせた値になった時
にパリティチエツクを遂行させるようにできる。

このようにカウンタ値の特定の値を検出することにした
のは、実際のデータ処理において使用するカウンタの中
にはインターバルタイマのように特定の値になったとき
のみ、割込みを発生する目的で使用されるものがあり、
このような用途に用いるカウンタでは、その特定の値の
ときのみパリティの正常性をチエツクすれば良いからで
ある。

本実施例においては、従来のＦＯＲ回路からノア回路と
アンド回路に変えて、特定の値のときのみ、パリティエ
ラーを判定するようにしたため、ハード量を削減するこ
とができ、また、パリティチエツク時間を短縮すること
ができる。

［発明の効果］以上説明してきたように、本発明によれば、カウンタ回
路のカウンタ値が特定の値になったことを検出して、そ
の特定値検出手段の出力とそのときのパリティピットの
出力に基づいてパリティが正しいか否かを判定するよう
にしたため、ハード量を削減することができ、またパリ
ティチエツク時間を短縮することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施例を示す回路図、第３図は従来
例を示す図、第４図はパリティ予測回路である。図中、３１：３２゜３４゜３６　：３７　：３８　＝３９　：カウンタ回路、３３：ＰＰ回路（パリティプリディクション回路）、３５：ノア回路、アンド回路、特定値検出手段、ナンド回路、アンド回路（判別手段）。

Claims

【特許請求の範囲】所定のクロックパルスによりカウント更新し、そのカウ
ンタ値に対するパリテイ値（Ｐ）を有し、パリテイ予測
回路（３２）により、カウント更新毎にパリテイ値（Ｐ
）を生成するカウンタ回路（３１）において、前記カウンタ回路（３１）のカウンタ値が特定値になっ
たことを検出する特定値検出手段（３７）と、該特定値
検出手段（３７）の出力と前記パリテイ値（Ｐ）との入
力によりパリテイエラーを判別する判別手段（３９）と
、を備えたことを特徴とするカウンタチェック回路。