JPH0364902B2 - - Google Patents
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- JPH0364902B2 JPH0364902B2 JP5370585A JP5370585A JPH0364902B2 JP H0364902 B2 JPH0364902 B2 JP H0364902B2 JP 5370585 A JP5370585 A JP 5370585A JP 5370585 A JP5370585 A JP 5370585A JP H0364902 B2 JPH0364902 B2 JP H0364902B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔概 要〕
アクセスパイプラインのアドレス生成回路とベ
クトルレジスタとの間にアドレスバツフアレジス
タを設け、間接アドレス命令の実行の際、アドレ
スバツフアレジスタに一定の空きがある限り、ベ
クトルレジスタから、間接アドレスの内容（イン
デツクス）を読み出しておく。この読出し制御
は、主メモリ側からリクエストアドレスキユーの
状態を示す情報を貰わずに行なわれるので、アド
レス生成の遅れを小さくできる。
クトルレジスタとの間にアドレスバツフアレジス
タを設け、間接アドレス命令の実行の際、アドレ
スバツフアレジスタに一定の空きがある限り、ベ
クトルレジスタから、間接アドレスの内容（イン
デツクス）を読み出しておく。この読出し制御
は、主メモリ側からリクエストアドレスキユーの
状態を示す情報を貰わずに行なわれるので、アド
レス生成の遅れを小さくできる。
本発明はベクトル処理装置に関するものであ
り、特にベクトルレジスタと主メモリとの間でデ
ータのロード、ストアを行なうアクセスパイプラ
インの制御に関する。
り、特にベクトルレジスタと主メモリとの間でデ
ータのロード、ストアを行なうアクセスパイプラ
インの制御に関する。
ベクトル処理装置において、メモリへアクセス
する方法は２通りある。１つは主メモリ上である
一定の距離をもつて配置されている多数のデータ
を高速処理する場合にとられるデイスタンス付き
アクセスと、主メモリ内の離散的なデータを集め
て実行するリストベクトルを高速処理する場合に
とられる間接アドレスアクセスとである。
する方法は２通りある。１つは主メモリ上である
一定の距離をもつて配置されている多数のデータ
を高速処理する場合にとられるデイスタンス付き
アクセスと、主メモリ内の離散的なデータを集め
て実行するリストベクトルを高速処理する場合に
とられる間接アドレスアクセスとである。
第２図ａ，ｂに、間接アドレスアクセスのロー
ド、ストア命令の機能概要を示す。
ド、ストア命令の機能概要を示す。
これらの間接アドレス命令では、ベクトルレジ
スタ１内にインダイレクトデータすなわち主メモ
リ２内のベクトル要素d1ないしd5を示すインデツ
クスI1ないしI5が入つているので、アドレス生成
をする前にベクトルレジスタ１からそのインデツ
クスデータを読む必要がある。このインデツクス
を先頭アドレスLAと加算することにより、リク
エストアドレスが生成され、主メモリ２へ供給さ
れる。これにより、主メモリ２とベクトルレジス
タ３との間でベクトル要素のロード（第２図ａ）
あるいはストア（第２図ｂ）が行なわれる。
スタ１内にインダイレクトデータすなわち主メモ
リ２内のベクトル要素d1ないしd5を示すインデツ
クスI1ないしI5が入つているので、アドレス生成
をする前にベクトルレジスタ１からそのインデツ
クスデータを読む必要がある。このインデツクス
を先頭アドレスLAと加算することにより、リク
エストアドレスが生成され、主メモリ２へ供給さ
れる。これにより、主メモリ２とベクトルレジス
タ３との間でベクトル要素のロード（第２図ａ）
あるいはストア（第２図ｂ）が行なわれる。
第３図には、ある一定の距離（デイスタンス
ｄ）をもつて主メモリのデータをアクセスするデ
イスタンス付きロード、ストア命令の機能概要を
示す。
ｄ）をもつて主メモリのデータをアクセスするデ
イスタンス付きロード、ストア命令の機能概要を
示す。
これらの命令により、主メモリ２のデイスタン
スｄだけ離れた多数のアドレスを順次アクセスす
るリクエストアドレスが作成され、ベクトルレジ
スタ３との間で、ベクトル要素のロード（第３図
ａ参照）、ストア（第３図ｂ参照）が行なわれる。
スｄだけ離れた多数のアドレスを順次アクセスす
るリクエストアドレスが作成され、ベクトルレジ
スタ３との間で、ベクトル要素のロード（第３図
ａ参照）、ストア（第３図ｂ参照）が行なわれる。
第４図は、従来装置における間接アドレスロー
ド、ストア命令のアドレス機構の例を示し、第５
図はそのアドレスタイムチヤートを示す。
ド、ストア命令のアドレス機構の例を示し、第５
図はそのアドレスタイムチヤートを示す。
第４図において、４はアクセスパイプライン、
５は主記憶制御部、６はベクトルレジスタVR、
７ないし９はそれぞれ読出しレジスタRDR０，
RDR１，RDR２である。また１０はインダイレ
クトカウンタ、１１はアドレス生成回路、１２は
アドレスバツフアレジスタ、１３はプライオリテ
イ回路、１４はアドレスパイプラインである。
５は主記憶制御部、６はベクトルレジスタVR、
７ないし９はそれぞれ読出しレジスタRDR０，
RDR１，RDR２である。また１０はインダイレ
クトカウンタ、１１はアドレス生成回路、１２は
アドレスバツフアレジスタ、１３はプライオリテ
イ回路、１４はアドレスパイプラインである。
構成を概略的に説明すると、ベクトルレジスタ
VRに格納されている複数のインダイレクトデー
タは、アクセスパイプライン４により順次選択さ
れ、読出しレジスタRDR０，RDR１，RDR２を
経て、アドレス生成回路１１内の加算器の一方へ
入力される。インダイレクトカウンタ１０は、イ
ンダイレクト命令のインダイレクトデータ数をカ
ウントする。加算器の他方の入力へは、ベースア
ドレス（先頭アドレス）を示す論理アドレスLA
が与えられ、加算器はこれらを加算して、結果を
アドレス生成回路１１内のアドレス変換回路へ供
給する。アドレス変換回路は、論理アドレスを物
理アドレスに変換し、主記憶制御部５のアドレス
バツフアレジスタ１２に供給する。アドレスバツ
フアレジスタ１２は、複数のレジスタ段で構成さ
れ、複数のリクエストアドレスをキユー管理す
る。プライオリテイ回路１３は、主メモリに対す
る各アクセス元からのリクエストについてプライ
オリテイをとり、選択した１つのリクエストを主
メモリへ転送し、アクセスを実行させる。
VRに格納されている複数のインダイレクトデー
タは、アクセスパイプライン４により順次選択さ
れ、読出しレジスタRDR０，RDR１，RDR２を
経て、アドレス生成回路１１内の加算器の一方へ
入力される。インダイレクトカウンタ１０は、イ
ンダイレクト命令のインダイレクトデータ数をカ
ウントする。加算器の他方の入力へは、ベースア
ドレス（先頭アドレス）を示す論理アドレスLA
が与えられ、加算器はこれらを加算して、結果を
アドレス生成回路１１内のアドレス変換回路へ供
給する。アドレス変換回路は、論理アドレスを物
理アドレスに変換し、主記憶制御部５のアドレス
バツフアレジスタ１２に供給する。アドレスバツ
フアレジスタ１２は、複数のレジスタ段で構成さ
れ、複数のリクエストアドレスをキユー管理す
る。プライオリテイ回路１３は、主メモリに対す
る各アクセス元からのリクエストについてプライ
オリテイをとり、選択した１つのリクエストを主
メモリへ転送し、アクセスを実行させる。
次に、第４図および第５図を参照して動作を説
明する。ベクトルレジスタVR内にはそれぞれの
ベクトル要素を示すインダイレクトデータ（イン
デツクス）が入つているので、アドレス生成をす
る前にベクトルレジスタVRのインダイレクトデ
ータを読む必要がある。第５図のタイムチヤート
に示すように、予め間接アドレス命令の開始時点
にインダイレクトカウンタ１０を所定値（ここで
は12）にセツトしておき、主記憶制御部５からリ
クエストがないことを示すＱ−Empty信号が送
出されていること及びアドレス生成回路１１にリ
クエストが残つていないという条件で、ベクトル
レジスタVRを読出す。
明する。ベクトルレジスタVR内にはそれぞれの
ベクトル要素を示すインダイレクトデータ（イン
デツクス）が入つているので、アドレス生成をす
る前にベクトルレジスタVRのインダイレクトデ
ータを読む必要がある。第５図のタイムチヤート
に示すように、予め間接アドレス命令の開始時点
にインダイレクトカウンタ１０を所定値（ここで
は12）にセツトしておき、主記憶制御部５からリ
クエストがないことを示すＱ−Empty信号が送
出されていること及びアドレス生成回路１１にリ
クエストが残つていないという条件で、ベクトル
レジスタVRを読出す。
さらに、13段分のインダイレクトデータを読み
出した後には、主記憶制御部５のプライオリテイ
回路１３によつてプライオリテイがとられたかど
うかを認識して、13段のステージを遷移させる制
御が行なわれていた。
出した後には、主記憶制御部５のプライオリテイ
回路１３によつてプライオリテイがとられたかど
うかを認識して、13段のステージを遷移させる制
御が行なわれていた。
しかしこの様にする事により、前の命令が完全
に終わらない限り、すなわちアドレス生成回路１
１及び主記憶制御部５に前の命令で生成されたリ
クエストがひとつも残つていないという条件が満
たされない限り、ベクトルレジスタVRから、次
の間接アドレス命令のインダイレクトデータを読
出すことができなかつた。
に終わらない限り、すなわちアドレス生成回路１
１及び主記憶制御部５に前の命令で生成されたリ
クエストがひとつも残つていないという条件が満
たされない限り、ベクトルレジスタVRから、次
の間接アドレス命令のインダイレクトデータを読
出すことができなかつた。
以上のように、従来の装置では、後続の間接ア
ドレス命令の立上りが遅れ、またプライオリテイ
の条件によつて13段のステートを遷移させるた
め、制御が複雑になるという問題があつた。
ドレス命令の立上りが遅れ、またプライオリテイ
の条件によつて13段のステートを遷移させるた
め、制御が複雑になるという問題があつた。
本発明は、上記した従来装置における問題点を
解決するため、間接アドレス命令を実行する際、
ベクトルレジスタとアドレス生成回路との間にア
ドレス情報（インダイレクトデータ）を一時的に
保持する第１のアドレスバツフアレジスタを設
け、アドレス機構内に以前の命令のリクエストア
ドレスが存在しているか否かに関係なく、このア
ドレスバツフアレジスタに一定の空きがあるとい
う条件のみで、次の間接アドレス命令のアドレス
情報を、ベクトルレジスタから第１のアドレスバ
ツフアレジスタへ読出し可能にしておくものであ
る。
解決するため、間接アドレス命令を実行する際、
ベクトルレジスタとアドレス生成回路との間にア
ドレス情報（インダイレクトデータ）を一時的に
保持する第１のアドレスバツフアレジスタを設
け、アドレス機構内に以前の命令のリクエストア
ドレスが存在しているか否かに関係なく、このア
ドレスバツフアレジスタに一定の空きがあるとい
う条件のみで、次の間接アドレス命令のアドレス
情報を、ベクトルレジスタから第１のアドレスバ
ツフアレジスタへ読出し可能にしておくものであ
る。
このため、第１のアドレスバツフアレジスタの
空き状態を管理するため、アドレス情報の出し入
れをカウントするアドレス情報カウンタを設け、
このアドレス情報カウンタの値によつてベクトル
レジスタから第１のアドレスバツフアレジスタへ
のアドレス情報読出しを制御する。
空き状態を管理するため、アドレス情報の出し入
れをカウントするアドレス情報カウンタを設け、
このアドレス情報カウンタの値によつてベクトル
レジスタから第１のアドレスバツフアレジスタへ
のアドレス情報読出しを制御する。
さらに、アドレス生成回路の出力側に生成され
たリクエストアドレスを一時的に保持する第２の
アドレスバツフアレジスタを置くとともに、その
空き状態を管理するため、リクエストアドレスの
出し入れを管理する第２のアドレス情報カウンタ
を設ける。
たリクエストアドレスを一時的に保持する第２の
アドレスバツフアレジスタを置くとともに、その
空き状態を管理するため、リクエストアドレスの
出し入れを管理する第２のアドレス情報カウンタ
を設ける。
そして、アドレス生成回路のアドレス生成動作
は、第２アドレス情報カウンタの値によつて制御
されるようにするものである。
は、第２アドレス情報カウンタの値によつて制御
されるようにするものである。
以上に基づく本発明の構成は、ベクトルレジス
タおよび主メモリと、前記ベクトルレジスタおよ
び主メモリ間でデータを転送するアクセスパイプ
ラインとをもつベクトル処理装置において、 アドレス生成回路と、ベクトルレジスタとアド
レス生成回路との間に複数個のアドレス情報を蓄
積可能とする第１のアドレスバツフアレジスタ
と、アドレス生成回路から出力される主メモリへ
の複数個のリクエストアドレスを蓄積可能とする
第２のアドレスバツフアレジスタと、第１のアド
レスバツフアレジスタの蓄積状況を管理する第１
のアドレス情報カウンタと、アドレス生成回路及
び第２のアドレスバツフアレジスタの蓄積状況を
管理する第２のアドレス情報カウンタとを有する
アドレス機構を設け、 間接アドレスロード命令あるいはストア命令の
実行にあたつて、ベクトルレジスタから第１のア
ドレスバツフアレジスタへのアドレス情報の読出
しが行なわれる制御は、第１のアドレス情報カウ
ンタの値によつて行なわれ、リクエストアドレス
のためのアドレス生成は第２のアドレス情報カウ
ンタの値によつて制御するようにしたことを特徴
とするものである。
タおよび主メモリと、前記ベクトルレジスタおよ
び主メモリ間でデータを転送するアクセスパイプ
ラインとをもつベクトル処理装置において、 アドレス生成回路と、ベクトルレジスタとアド
レス生成回路との間に複数個のアドレス情報を蓄
積可能とする第１のアドレスバツフアレジスタ
と、アドレス生成回路から出力される主メモリへ
の複数個のリクエストアドレスを蓄積可能とする
第２のアドレスバツフアレジスタと、第１のアド
レスバツフアレジスタの蓄積状況を管理する第１
のアドレス情報カウンタと、アドレス生成回路及
び第２のアドレスバツフアレジスタの蓄積状況を
管理する第２のアドレス情報カウンタとを有する
アドレス機構を設け、 間接アドレスロード命令あるいはストア命令の
実行にあたつて、ベクトルレジスタから第１のア
ドレスバツフアレジスタへのアドレス情報の読出
しが行なわれる制御は、第１のアドレス情報カウ
ンタの値によつて行なわれ、リクエストアドレス
のためのアドレス生成は第２のアドレス情報カウ
ンタの値によつて制御するようにしたことを特徴
とするものである。
本発明によれば、第１のアドレスバツフアレジ
スタに一定の空きが生じると、第１のアドレス情
報カウンタによつて、ベクトルレジスタからアド
レス情報が書込まれ、また第２のアドレスバツフ
アレジスタに一定の空きが生じると、第２のアド
レス情報カウンタによつてアドレス生成回路が起
動される。アドレス生成回路がリクエストアドレ
スを生成するために必要なアドレス情報は、第１
のアドレスバツフアレジスタから直ちに得ること
ができるので、立上りが早くなる。
スタに一定の空きが生じると、第１のアドレス情
報カウンタによつて、ベクトルレジスタからアド
レス情報が書込まれ、また第２のアドレスバツフ
アレジスタに一定の空きが生じると、第２のアド
レス情報カウンタによつてアドレス生成回路が起
動される。アドレス生成回路がリクエストアドレ
スを生成するために必要なアドレス情報は、第１
のアドレスバツフアレジスタから直ちに得ること
ができるので、立上りが早くなる。
第１図は本発明の１実施例装置のアドレス機構
の構成図である。また第６図ａ，ｂは第１アドレ
スバツフアレジスタIDQのカウンタ制御タイムチ
ヤート、第７図は第２アドレスバツフアレジスタ
RQQのカウンタ制御タイムチヤートを示してい
る。
の構成図である。また第６図ａ，ｂは第１アドレ
スバツフアレジスタIDQのカウンタ制御タイムチ
ヤート、第７図は第２アドレスバツフアレジスタ
RQQのカウンタ制御タイムチヤートを示してい
る。
第１図において、４はアクセスパイプライン、
５は主記憶制御部、６はベクトルレジスタVR、
７ないし９はそれぞれ読出しレジスタRDR０，
RDR１，RDR２である。また１０はインダイレ
クトカウンタ、１１はアドレス生成回路、１３は
プライオリテイ回路、１４はアドレスパイプライ
ン、１５は第１アドレスバツフアレジスタIDQ、
１６は第２アドレスバツフアレジスタRQQ、１
７はIDQカウンタ、１８はRQQカウンタ、１９
はRQQ−FULL0ラツチ、２０はRQQ−FULL1
ラツチ、２１はANDゲートを表わしている。な
お、４ないし１４の参照番号は、第４図に示され
ている従来装置のアドレス機構と共通に使用され
ている。
５は主記憶制御部、６はベクトルレジスタVR、
７ないし９はそれぞれ読出しレジスタRDR０，
RDR１，RDR２である。また１０はインダイレ
クトカウンタ、１１はアドレス生成回路、１３は
プライオリテイ回路、１４はアドレスパイプライ
ン、１５は第１アドレスバツフアレジスタIDQ、
１６は第２アドレスバツフアレジスタRQQ、１
７はIDQカウンタ、１８はRQQカウンタ、１９
はRQQ−FULL0ラツチ、２０はRQQ−FULL1
ラツチ、２１はANDゲートを表わしている。な
お、４ないし１４の参照番号は、第４図に示され
ている従来装置のアドレス機構と共通に使用され
ている。
本実施例のアドレス機構は、第１アドレスバツ
フアレジスタIDQ及び第２アドレスバツフアレジ
スタRQQが設けられ、さらにIDQを管理する
IDQカウンタ、RQQを管理するRQQカウンタが
それぞれ設けられていて、ベクトルレジスタVR
からのインダイレクトデータの読出しを制御する
様にしていることが特徴となつている。
フアレジスタIDQ及び第２アドレスバツフアレジ
スタRQQが設けられ、さらにIDQを管理する
IDQカウンタ、RQQを管理するRQQカウンタが
それぞれ設けられていて、ベクトルレジスタVR
からのインダイレクトデータの読出しを制御する
様にしていることが特徴となつている。
次に第１アドレスバツフアレジスタ（以後IDQ
という）及びIDQカウンタの説明をする。
という）及びIDQカウンタの説明をする。
第１図からわかるように、間接アドレス命令の
実行時には、ベクトルレジスタVRから読出され
たアドレスがRDR０，RDR１，RDR２を通つて
FDQに書込まれる。そこでアドレスがIDQに書
込まれたこと、もしくはベクトルレジスタから読
出しが行なわれたことを条件としてIDQカウンタ
の値を＋１し、またIDQからアドレスが読出され
たことを条件で−１する。
実行時には、ベクトルレジスタVRから読出され
たアドレスがRDR０，RDR１，RDR２を通つて
FDQに書込まれる。そこでアドレスがIDQに書
込まれたこと、もしくはベクトルレジスタから読
出しが行なわれたことを条件としてIDQカウンタ
の値を＋１し、またIDQからアドレスが読出され
たことを条件で−１する。
そしてベクトルレジスタVRは、第６図ａ，ｂ
に示す様に、アドレス機構のステージＡのリリー
ス信号がなくて、IDQカウンタの値が“７”以上
の時に読出しを禁止し、アドレス機構のステージ
Ａのリリース信号が再度ONになると読出しを再
開してやるようにする。
に示す様に、アドレス機構のステージＡのリリー
ス信号がなくて、IDQカウンタの値が“７”以上
の時に読出しを禁止し、アドレス機構のステージ
Ａのリリース信号が再度ONになると読出しを再
開してやるようにする。
これにより、IDQには、ベクトルレジスタVR
からのデータが常時最大８個まで入れる様になり
効率よく動作できる。
からのデータが常時最大８個まで入れる様になり
効率よく動作できる。
なお、第６図ａは、ステージＡからのリリース
が連続して起つている場合の例を示している。こ
の図でVRからIDQへアドレスが書込まれるたび
にIDQカウンタはカウントアツプしてゆく。
が連続して起つている場合の例を示している。こ
の図でVRからIDQへアドレスが書込まれるたび
にIDQカウンタはカウントアツプしてゆく。
IDQカウンタの値が“５”となつたときＡのリ
リースが始まり、IDQからアドレスが１個読出さ
れるとVRから１個書込まれ、IDQカウンタの値
はしばらく“５”を保つ。その後VRから書込む
アドレスがなくなると、IDQからは読出しのみが
続き、IDQカウンタ値は“０”までカウントダウ
ンされる。
リースが始まり、IDQからアドレスが１個読出さ
れるとVRから１個書込まれ、IDQカウンタの値
はしばらく“５”を保つ。その後VRから書込む
アドレスがなくなると、IDQからは読出しのみが
続き、IDQカウンタ値は“０”までカウントダウ
ンされる。
また第６図ｂは、ステージＡのリリースが途中
で止められた場合の例を示している。最初は第６
図ａと同様に動作し、途中でリリースが止まるた
め、IDQへは書込みのみとなる。そのためIDQカ
ウンタは“７”までカウントアツプし、ここで
VRからの書込みを停止させる制御を行なう。
で止められた場合の例を示している。最初は第６
図ａと同様に動作し、途中でリリースが止まるた
め、IDQへは書込みのみとなる。そのためIDQカ
ウンタは“７”までカウントアツプし、ここで
VRからの書込みを停止させる制御を行なう。
次に、アドレスバツフアレジスタRQQ及び
RQQカウンタの説明をする。
RQQカウンタの説明をする。
アドレスバツフアレジスタRQQに書込まれる
条件は、アドレス生成回路部１１のステージＲか
らのリクエストが出たということでRQQカウン
タの値を＋１し、RQQから読出される（プライ
オリテイ回路１３によつてプライオリテイがとら
れた）ということでRQQカウンタの値を−１し
てやる。
条件は、アドレス生成回路部１１のステージＲか
らのリクエストが出たということでRQQカウン
タの値を＋１し、RQQから読出される（プライ
オリテイ回路１３によつてプライオリテイがとら
れた）ということでRQQカウンタの値を−１し
てやる。
そしてRQQの書込みの禁止条件は、第７図に
示す様に、RQQカウンタの値が“５”以上にな
つたならばRQQ−FULL０ラツチを“１”にし、
次のタイミングでRQQ−FULL１ラツチを“１”
にし、両方とも“１”の場合にANDゲートから
禁止信号を出力し、リクエストを止める。
示す様に、RQQカウンタの値が“５”以上にな
つたならばRQQ−FULL０ラツチを“１”にし、
次のタイミングでRQQ−FULL１ラツチを“１”
にし、両方とも“１”の場合にANDゲートから
禁止信号を出力し、リクエストを止める。
また、RQQカウンタの値が“４”以下になつ
たならば、リクエスト発信を再開する。これによ
り、アドレスバツフアレジスタRQQはオーバー
フローすることがなく、また空きになることもな
く、効率よく動作する。
たならば、リクエスト発信を再開する。これによ
り、アドレスバツフアレジスタRQQはオーバー
フローすることがなく、また空きになることもな
く、効率よく動作する。
ところで、第１図の実施例構成においてデイス
タンス付き命令を実行する場合には、第１アドレ
スバツフアレジスタIDQおよびIDQカウンタは使
用されず、アドレス生成回路１１内の加算器の一
方の入力には、デイスタンスｄが印加され、他方
の入力の論理アドレスに加算される。
タンス付き命令を実行する場合には、第１アドレ
スバツフアレジスタIDQおよびIDQカウンタは使
用されず、アドレス生成回路１１内の加算器の一
方の入力には、デイスタンスｄが印加され、他方
の入力の論理アドレスに加算される。
この場合のアドレス生成回路の動作は、間接ア
ドレス命令の実行のときと同様に、第２アドレス
バツフアレジスタRQQと、RQQカウンタの状態
によつて制御される。
ドレス命令の実行のときと同様に、第２アドレス
バツフアレジスタRQQと、RQQカウンタの状態
によつて制御される。
以上説明してきた様に、本発明によればアドレ
ス生成部機構にアドレスバツフアレジスタ（IDQ
及びRQQ）と、それぞれのアドレス情報カウン
タ（IDQカウンタ及びRQQカウンタ）を設ける
事により、間接アドレス命令のベクトルレジスタ
VRからアドレスバツフアレジスタIDQへの読出
し制御は、IDQカウンタの値によつて行なわれ、
間接アドレス命令及びデイスタンス付アドレス命
令のリクエストアドレスのためのアドレス生成は
RQQカウンタの値によつて制御可能にした事に
よつて、従来の様に主記憶制御部までの全体のス
テージを制御する必要がなくなる為に、すでに前
に命令がある場合においても、あらかじめベクト
ルレジスタからのデータを読んでおくことによ
り、間接アドレス命令の立上りが早くなり、制御
も簡単になる。
ス生成部機構にアドレスバツフアレジスタ（IDQ
及びRQQ）と、それぞれのアドレス情報カウン
タ（IDQカウンタ及びRQQカウンタ）を設ける
事により、間接アドレス命令のベクトルレジスタ
VRからアドレスバツフアレジスタIDQへの読出
し制御は、IDQカウンタの値によつて行なわれ、
間接アドレス命令及びデイスタンス付アドレス命
令のリクエストアドレスのためのアドレス生成は
RQQカウンタの値によつて制御可能にした事に
よつて、従来の様に主記憶制御部までの全体のス
テージを制御する必要がなくなる為に、すでに前
に命令がある場合においても、あらかじめベクト
ルレジスタからのデータを読んでおくことによ
り、間接アドレス命令の立上りが早くなり、制御
も簡単になる。
第１図は本発明の１実施例装置のアドレス機構
の構成図、第２図ａおよび第２図ｂはそれぞれ間
接アドレス命令のロード、ストアの機能概要図、
第３図ａおよび第３図ｂはそれぞれデイスタンス
付命令のロード、ストアの機能概要図、第４図は
従来例装置のアドレス機構の構成図、第５図は間
接アドレス命令のアドレスタイムチヤート、第６
図ａおよび第６図ｂはそれぞれＡのリリースが連
続している場合と途中で止まる場合のIDQカウン
タ制御のタイムチヤート、第７図はRQQカウン
タ制御のタイムチヤートである。 第１図において、６はベクトルレジスタVR、
１１はアドレス生成回路、１３はプライオリテイ
回路、１５は第１アドレスバツフアレジスタ
IDQ、１６は第２アドレスバツフアレジスタ
RQQ、１７はIDQカウンタ、１８はRQQカウン
タを表わしている。
の構成図、第２図ａおよび第２図ｂはそれぞれ間
接アドレス命令のロード、ストアの機能概要図、
第３図ａおよび第３図ｂはそれぞれデイスタンス
付命令のロード、ストアの機能概要図、第４図は
従来例装置のアドレス機構の構成図、第５図は間
接アドレス命令のアドレスタイムチヤート、第６
図ａおよび第６図ｂはそれぞれＡのリリースが連
続している場合と途中で止まる場合のIDQカウン
タ制御のタイムチヤート、第７図はRQQカウン
タ制御のタイムチヤートである。 第１図において、６はベクトルレジスタVR、
１１はアドレス生成回路、１３はプライオリテイ
回路、１５は第１アドレスバツフアレジスタ
IDQ、１６は第２アドレスバツフアレジスタ
RQQ、１７はIDQカウンタ、１８はRQQカウン
タを表わしている。
Claims (1)
- 【特許請求の範囲】 １ ベクトルレジスタおよび主メモリと、前記ベ
クトルレジスタおよび主メモリ間でデータを転送
するアクセスパイプラインとをもつベクトル処理
装置において、 アドレス生成回路と、ベクトルレジスタとアド
レス生成回路との間に複数個のアドレス情報を蓄
積可能とする第１のアドレスバツフアレジスタ
と、アドレス生成回路から出力される主メモリへ
の複数個のリクエストアドレスを蓄積可能とする
第２のアドレスバツフアレジスタと、第１のアド
レスバツフアレジスタの蓄積状況を管理する第１
のアドレス情報カウンタと、アドレス生成回路及
び第２のアドレスバツフアレジスタの蓄積状況を
管理する第２のアドレス情報カウンタとを有する
アドレス機構を設け、 間接アドレスロード命令あるいはストア命令の
実行にあたつて、ベクトルレジスタから第１のア
ドレスバツフアレジスタへのアドレス情報の読出
しが行なわれる制御は、第１のアドレス情報カウ
ンタの値によつて行なわれ、リクエストアドレス
のためのアドレス生成は第２のアドレス情報カウ
ンタの値によつて制御するようにしたことを特徴
とするベクトル処理装置。 ２ 前記第１項において、 デイスタンス付のロード命令あるいはストア命
令の実行にあたつて、リクエストアドレスのため
のアドレス生成は、第２のアドレス情報カウンタ
の値によつてのみ制御するようにしたことを特徴
とするベクトル処理装置。 ３ 前記第１項において、 第１のアドレス情報カウンタは、第１のアドレ
スバツフアレジスタにベクトルレジスタから書込
まれるとき加算カウントし、第１のアドレスバツ
フアレジスタからアドレス生成回路に読出される
とき減算カウントし、ベクトルレジスタからの読
出し制御は、第１のアドレス情報カウンタがある
一定値に達していないことによつて読出し可能で
あるようにしたことを特徴とするベクトル処理装
置。 ４ 前記第１項、第２項、第３項において、 第２のアドレス情報カウンタは、主メモリへの
アクセスリクエストが出されるたびに加算カウン
トし、第２のアドレスバツフアレジスタから読み
出されるたびに減算カウントし、第２のアドレス
バツフアレジスタへの転送と、アドレス生成条件
または第１のアドレスバツフアレジスタからの読
み出しの条件は、第２のアドレス情報カウンタが
ある一定値に達していないことによつて行なわれ
るように制御することを特徴とするベクトル処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5370585A JPS61211774A (ja) | 1985-03-18 | 1985-03-18 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5370585A JPS61211774A (ja) | 1985-03-18 | 1985-03-18 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61211774A JPS61211774A (ja) | 1986-09-19 |
| JPH0364902B2 true JPH0364902B2 (ja) | 1991-10-08 |
Family
ID=12950243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5370585A Granted JPS61211774A (ja) | 1985-03-18 | 1985-03-18 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61211774A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3659252B2 (ja) | 2003-03-28 | 2005-06-15 | セイコーエプソン株式会社 | ベクトルデータのアドレス参照方法およびベクトルプロセッサ |
-
1985
- 1985-03-18 JP JP5370585A patent/JPS61211774A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61211774A (ja) | 1986-09-19 |
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