JPH0375906B2 - - Google Patents
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- JPH0375906B2 JPH0375906B2 JP57110441A JP11044182A JPH0375906B2 JP H0375906 B2 JPH0375906 B2 JP H0375906B2 JP 57110441 A JP57110441 A JP 57110441A JP 11044182 A JP11044182 A JP 11044182A JP H0375906 B2 JPH0375906 B2 JP H0375906B2
- Authority
- JP
- Japan
- Prior art keywords
- words
- buffer memory
- data
- stored
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- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、情報処理装置等におけるバツフアメ
モリ制御装置に関し、特に先入れ先出しメモリ
（FIFO）方式のバツフアメモリの制御装置に関す
るものである。
モリ制御装置に関し、特に先入れ先出しメモリ
（FIFO）方式のバツフアメモリの制御装置に関す
るものである。
従来、先入れ先出しメモリを制御する場合は、
データを取り出す時には、このメモリ内に有効な
データが存在するか否かのみを調べて、有効なデ
ータが存在する限り取出しを行い、データを格納
する時には、このメモリ内に空き領域が存在する
か否かのみを調べて、空き領域が存在する限りデ
ータの格納を行つていた。したがつて、メモリ内
でのデータや空き領域の有無を知ることは可能で
あつても、何語数のデータが存在し、あるいは何
語数分の空きがあるかを知ることはできず、例え
ば、データを１語取り出した場合にはすぐに１語
を補うような制御をしており、データ取出し側の
要求がそのまま主記憶装置へ対する読出し要求へ
反映してしまう。このため、主記憶装置の専有時
間が長くなつて効率が悪いなどの欠点がある。
データを取り出す時には、このメモリ内に有効な
データが存在するか否かのみを調べて、有効なデ
ータが存在する限り取出しを行い、データを格納
する時には、このメモリ内に空き領域が存在する
か否かのみを調べて、空き領域が存在する限りデ
ータの格納を行つていた。したがつて、メモリ内
でのデータや空き領域の有無を知ることは可能で
あつても、何語数のデータが存在し、あるいは何
語数分の空きがあるかを知ることはできず、例え
ば、データを１語取り出した場合にはすぐに１語
を補うような制御をしており、データ取出し側の
要求がそのまま主記憶装置へ対する読出し要求へ
反映してしまう。このため、主記憶装置の専有時
間が長くなつて効率が悪いなどの欠点がある。
そこで、出願人はバツフアメモリの読出し、書
込み指令に応答して、カウンタの計数値をアツプ
ダウンすることにより、バツフアメモリ内のデー
タ量が一定値以下になつたときにデータ転送要求
信号を出力する構成のバツフアメモリの制御装置
を提案した（特開昭57−45641号公報）。
込み指令に応答して、カウンタの計数値をアツプ
ダウンすることにより、バツフアメモリ内のデー
タ量が一定値以下になつたときにデータ転送要求
信号を出力する構成のバツフアメモリの制御装置
を提案した（特開昭57−45641号公報）。
しかし、カウンタによつて１ずつ単にカウント
アツプまたはカウントダウンするのでは、バツフ
アメモリからのデータの１ずつの出し入れ毎に増
減されるので、そのカウンタの動作頻度はバツフ
アメモリの１語ごとのデータの出し入れに対応す
るため、主記憶装置がインターリーブ構成の場合
に主記憶装置の専有時間を改善できない問題があ
つた。
アツプまたはカウントダウンするのでは、バツフ
アメモリからのデータの１ずつの出し入れ毎に増
減されるので、そのカウンタの動作頻度はバツフ
アメモリの１語ごとのデータの出し入れに対応す
るため、主記憶装置がインターリーブ構成の場合
に主記憶装置の専有時間を改善できない問題があ
つた。
本発明は、先入れ先出しメモリの他にこのメモ
リに格納するデータ数をその出し入れ数に対応し
て増減して計数することにより、このバツフアメ
モリに接続される主記憶装置がインターリーブ構
成である場合や倍語長によるデータ転送の場合に
も最小アクセス時間でのデータ転送を可能とする
バツフアメモリ制御装置を提供することにある。
リに格納するデータ数をその出し入れ数に対応し
て増減して計数することにより、このバツフアメ
モリに接続される主記憶装置がインターリーブ構
成である場合や倍語長によるデータ転送の場合に
も最小アクセス時間でのデータ転送を可能とする
バツフアメモリ制御装置を提供することにある。
本発明のバツフアメモリ制御装置は、在庫管理
として見ると発注点方式を応用したものであり、
在庫管理における発注点に相当するものとして、
先入れ先出しメモリの全容量と零との間にある値
を平衡点として予め設定し、また、発注量に相当
するものとして、主記憶装置に対する読出し要求
の語数をそのインターリーブの段数に一致させて
いる。
として見ると発注点方式を応用したものであり、
在庫管理における発注点に相当するものとして、
先入れ先出しメモリの全容量と零との間にある値
を平衡点として予め設定し、また、発注量に相当
するものとして、主記憶装置に対する読出し要求
の語数をそのインターリーブの段数に一致させて
いる。
本発明の装置は、複数のインターリーブ段数を
有する主記憶装置に接続された先入れ先出し型の
バツフアメモリに対するデータの読出しおよび書
込みを制御するバツフアメモリ制御装置におい
て、前記バツフアメモリが記憶しているデータの
語数を記憶する記憶手段と、前記主記憶装置に対
する読出し要求が発行された場合には前記記憶手
段に記憶された語数と前記主記憶装置のインター
リーブ段数に対応する読出し語数とを加算して得
られる語数を前記記憶手段に記憶させ、一方、前
記バツフアメモリからの単語長または倍語長のデ
ータの取出し要求が発行された場合には前記記憶
手段に記憶された語数から単語長または倍語長に
対応する取出し語数を減算して得られる語数を前
記記憶手段に記憶させる計数手段と、前記計数手
段の計数結果として得られる語数が予め定めた設
定値を下回ることを検出したときに前記主記憶装
置に前記読出し要求を発行する指示手段とを備え
ている。
有する主記憶装置に接続された先入れ先出し型の
バツフアメモリに対するデータの読出しおよび書
込みを制御するバツフアメモリ制御装置におい
て、前記バツフアメモリが記憶しているデータの
語数を記憶する記憶手段と、前記主記憶装置に対
する読出し要求が発行された場合には前記記憶手
段に記憶された語数と前記主記憶装置のインター
リーブ段数に対応する読出し語数とを加算して得
られる語数を前記記憶手段に記憶させ、一方、前
記バツフアメモリからの単語長または倍語長のデ
ータの取出し要求が発行された場合には前記記憶
手段に記憶された語数から単語長または倍語長に
対応する取出し語数を減算して得られる語数を前
記記憶手段に記憶させる計数手段と、前記計数手
段の計数結果として得られる語数が予め定めた設
定値を下回ることを検出したときに前記主記憶装
置に前記読出し要求を発行する指示手段とを備え
ている。
以下、本発明を図面に基づいて説明する。
第１図は本発明実施例装置のブロツク構成図で
ある。
ある。
図において、本発明のバツフアメモリ制御装置
は、先入れ先出しメモリ（以下、FIFという。）
１０と、レジスタ１１と、ラツチ１２と、アンド
ゲート１３と、全加算器１４と、比較器１５と、
フリツプフロツプ１６と、エンコーダ１７とを含
み構成されている。
は、先入れ先出しメモリ（以下、FIFという。）
１０と、レジスタ１１と、ラツチ１２と、アンド
ゲート１３と、全加算器１４と、比較器１５と、
フリツプフロツプ１６と、エンコーダ１７とを含
み構成されている。
FIF１０は線路２０によつて主記憶装置（図
示しない）に接続されており、FIF１０に対す
るデータの格納は線路２０を通してなされ、デー
タの取出しは線路２１を通してなされる。また、
このFIF１０は線路２２を介するリセツト信号
ａによつてリセツトされる。
示しない）に接続されており、FIF１０に対す
るデータの格納は線路２０を通してなされ、デー
タの取出しは線路２１を通してなされる。また、
このFIF１０は線路２２を介するリセツト信号
ａによつてリセツトされる。
レジスタ１１はFIF１０に格納されるデータ
の語数を表現するに十分なビツト数を有する。こ
のレジスタ１１の出力信号ｂは線路２３を介して
ラツチ１２に導かれ、レーシング防止のためにこ
のラツチ１２に一時蓄えられる。ラツチ１２の出
力信号ｃは線路２４を介してアンドゲート１３
（図では一つであるが、実際には出力信号ｃのビ
ツト数だけある。）に導かれ、ここで出力信号ｃ
の各ビツト毎に線路２２からのリセツト信号ａと
論理積がとられる。
の語数を表現するに十分なビツト数を有する。こ
のレジスタ１１の出力信号ｂは線路２３を介して
ラツチ１２に導かれ、レーシング防止のためにこ
のラツチ１２に一時蓄えられる。ラツチ１２の出
力信号ｃは線路２４を介してアンドゲート１３
（図では一つであるが、実際には出力信号ｃのビ
ツト数だけある。）に導かれ、ここで出力信号ｃ
の各ビツト毎に線路２２からのリセツト信号ａと
論理積がとられる。
アンドゲート１３はFIF１０を初期状態とす
るときにレジスタ１１の計数値を零とするために
使用されるものであつて、リセツト信号ａが入力
するときには零を出力し、入力しないときには出
力信号ｃを出力ｄとして出力する。
るときにレジスタ１１の計数値を零とするために
使用されるものであつて、リセツト信号ａが入力
するときには零を出力し、入力しないときには出
力信号ｃを出力ｄとして出力する。
アンドゲート１３の出力ｄは線路２５を介して
全加算器１４に導かれ、ここで線路３１を介する
エンコーダ１７の出力ｅと加算され、その和信号
ｆは線路２６を介してレジスタ１１に導かれて格
納されるとともに、比較器１５の一方入力に導か
れる。
全加算器１４に導かれ、ここで線路３１を介する
エンコーダ１７の出力ｅと加算され、その和信号
ｆは線路２６を介してレジスタ１１に導かれて格
納されるとともに、比較器１５の一方入力に導か
れる。
比較器１５の他方の入力には線路２７を介して
予め設定された値ｇが導かれる。この値ｇは主記
憶装置に対してデータの読出し要求を行うか否か
を決定する基準点となるFIF１０の格納データ
数に相当するものである。この比較器１５の出力
は、線路２８を介して主記憶装置に導かれてお
り、和信号ｆの値が値ｇよりも小さい場合には主
記憶装置に対して読出し要求通信ｈを発してデー
タの読出しを要求する。この読出し要求のデータ
数は、主記憶装置のアクセス時間と転送データ量
の比が最も有利となるように、主記憶装置のイン
ターリーブの段数と等しい語数に設定される。
予め設定された値ｇが導かれる。この値ｇは主記
憶装置に対してデータの読出し要求を行うか否か
を決定する基準点となるFIF１０の格納データ
数に相当するものである。この比較器１５の出力
は、線路２８を介して主記憶装置に導かれてお
り、和信号ｆの値が値ｇよりも小さい場合には主
記憶装置に対して読出し要求通信ｈを発してデー
タの読出しを要求する。この読出し要求のデータ
数は、主記憶装置のアクセス時間と転送データ量
の比が最も有利となるように、主記憶装置のイン
ターリーブの段数と等しい語数に設定される。
比較器１５の読出し要求通信ｈは、フリツプ・
フロツプ１６にも導かれる。このフリツプ・フロ
ツプ１６には、FIF１０に対してデータ取出し
をするときに、それが単語長読出しか倍語長読出
しかを区別する信号ｉも線路２９を介して導かれ
ており、フリツプ・フロツプ１６はこれら通信ｈ
と信号ｉとを記憶する。そして、フリツプ・フロ
ツプ１６の出力ｊは線路３０を介してエンコーダ
１７に導かれる。
フロツプ１６にも導かれる。このフリツプ・フロ
ツプ１６には、FIF１０に対してデータ取出し
をするときに、それが単語長読出しか倍語長読出
しかを区別する信号ｉも線路２９を介して導かれ
ており、フリツプ・フロツプ１６はこれら通信ｈ
と信号ｉとを記憶する。そして、フリツプ・フロ
ツプ１６の出力ｊは線路３０を介してエンコーダ
１７に導かれる。
エンコーダ１７は、出力ｊに応じた値の信号ｅ
を全加算器１９に送出する回路である。このエン
コーダ１７によつて、入力した出力ｊは、その出
力ｉが主記憶装置に対して読出し要求をしたこと
を示すものである場合にはその要求語数（すなわ
ち、主記憶装置のインターリーブ段数）の正の数
値に、また、FIF１０からデータを取り出した
ことを示すものである場合には単語読出しに対し
ては−１、倍語読出しに対しては−２にそれぞれ
エンコードされる。
を全加算器１９に送出する回路である。このエン
コーダ１７によつて、入力した出力ｊは、その出
力ｉが主記憶装置に対して読出し要求をしたこと
を示すものである場合にはその要求語数（すなわ
ち、主記憶装置のインターリーブ段数）の正の数
値に、また、FIF１０からデータを取り出した
ことを示すものである場合には単語読出しに対し
ては−１、倍語読出しに対しては−２にそれぞれ
エンコードされる。
次に、本実施例装置の動作を説明する。
今、レジスタ１１にFIF１０の語数に対応す
るある数値が記憶されているものとする。
るある数値が記憶されているものとする。
このレジスタ１１の出力信号ｂはレーシング防
止のためラツチ１２に一時蓄えられる。タツチ１
２の出力信号ｃは、アンドゲート１３でリセツト
信号ａとの論理積がとられ、リセツト信号がない
場合には出力ｄとしてさらに全加算器１４に送ら
れる。
止のためラツチ１２に一時蓄えられる。タツチ１
２の出力信号ｃは、アンドゲート１３でリセツト
信号ａとの論理積がとられ、リセツト信号がない
場合には出力ｄとしてさらに全加算器１４に送ら
れる。
全加算器１４では、出力ｄとエンコーダ１７か
らの出力ｅとを加算する。エンコーダ１７の出力
ｅは、フリツプ・フロツプ１６の記憶情報に応じ
て変わり、前回の更新サイクルにおいて主記憶装
置に対する読出し要求をした場合はその要求語数
の正の数値に、また、FIF１０からデータを取
り出した場合は単語読出しの場合は−１、倍語長
読出しの場合は−２にエンコードされた出力が全
加算器１４へ送られて加算される。このとき、負
の数値は２の補数表現とする。
らの出力ｅとを加算する。エンコーダ１７の出力
ｅは、フリツプ・フロツプ１６の記憶情報に応じ
て変わり、前回の更新サイクルにおいて主記憶装
置に対する読出し要求をした場合はその要求語数
の正の数値に、また、FIF１０からデータを取
り出した場合は単語読出しの場合は−１、倍語長
読出しの場合は−２にエンコードされた出力が全
加算器１４へ送られて加算される。このとき、負
の数値は２の補数表現とする。
全加算器１４の和信号ｆはレジスタ１１に格納
されて、これにより計数値の更新サイクルが１回
修了する。
されて、これにより計数値の更新サイクルが１回
修了する。
一方、和信号ｆは比較器１５へも入力され、こ
こで予め設定した値ｇと比較され、和信号ｆの値
が値ｇより小さい場合は、主記憶装置に対して読
出し要求通信ｈを発してデータの読出しを要求す
る。
こで予め設定した値ｇと比較され、和信号ｆの値
が値ｇより小さい場合は、主記憶装置に対して読
出し要求通信ｈを発してデータの読出しを要求す
る。
この読出し要求通信ｈはフリツプ・フロツプ１
６にも入力して記憶され、また、FIF１０に対
するデータ取出し信号ｉもこのフリツプ・フロツ
プ１６に入力して記憶され、その記憶情報はエン
コーダ１７に送られてそれぞれに対応する数値に
エンコードされる。この数値は次回の更新サイク
ルで全加算器１４によつてレジスタ１１の内容に
加算される。
６にも入力して記憶され、また、FIF１０に対
するデータ取出し信号ｉもこのフリツプ・フロツ
プ１６に入力して記憶され、その記憶情報はエン
コーダ１７に送られてそれぞれに対応する数値に
エンコードされる。この数値は次回の更新サイク
ルで全加算器１４によつてレジスタ１１の内容に
加算される。
以上の操作を繰り返してレジスタ１１内部の数
が予め設定した数値ｇより少なくならないように
することにより、FIF１０の内部に常に有効な
データを存在させることが十分大きな確率で可能
となる。
が予め設定した数値ｇより少なくならないように
することにより、FIF１０の内部に常に有効な
データを存在させることが十分大きな確率で可能
となる。
なお、FIF１０が複数組存在する場合には、
レジスタ１１をランダム・アクセス・メモリとす
ることにより、本制御装置を用いて複数のバツフ
アメモリの制御を行うことができる。
レジスタ１１をランダム・アクセス・メモリとす
ることにより、本制御装置を用いて複数のバツフ
アメモリの制御を行うことができる。
本発明は、以上で説明した回路構成により、次
のような効果を有する。
のような効果を有する。
FIFの取出し要求とは無関係に、主記憶装
置への要求を最小アクセス時間で最大転送速度
となるような要求語数（すなわち、主記憶装置
のインターリーブ段数）にできるので、主記憶
装置の専有時間を小さくできる。
置への要求を最小アクセス時間で最大転送速度
となるような要求語数（すなわち、主記憶装置
のインターリーブ段数）にできるので、主記憶
装置の専有時間を小さくできる。
FIFからの取出しは単語長あるいは倍語長
どちらも可能であり、なおかつ、主記憶装置の
インターリーブ段数とは無関係とできる。
どちらも可能であり、なおかつ、主記憶装置の
インターリーブ段数とは無関係とできる。
FIFからの取出し要求が連続的に発生して
も、主記憶装置への読出し要求は間欠的になる
ので、複数の本制御装置を同一の主記憶装置に
接続することが可能となる。
も、主記憶装置への読出し要求は間欠的になる
ので、複数の本制御装置を同一の主記憶装置に
接続することが可能となる。
第１図は本発明実施例装置のブロツク構成図。
１０……先入れ先出しメモリ、１１……レジス
タ、１２……ラツチ、１３……アンドゲート、１
４……全加算器、１５……比較器、１６……フリ
ツプ・フロツプ、１７……エンコーダ。
タ、１２……ラツチ、１３……アンドゲート、１
４……全加算器、１５……比較器、１６……フリ
ツプ・フロツプ、１７……エンコーダ。
Claims (1)
- 【特許請求の範囲】 １ 複数のインターリーブ段数を有する主記憶装
置に接続された先入れ先出し型のバツフアメモリ
に対するデータの読出しおよび書込みを制御する
バツフアメモリ制御装置において、 前記バツフアメモリが記憶しているデータの語
数を記憶する記憶手段と、 前記主記憶装置に対する読出し要求が発行され
た場合には前記記憶手段に記憶された語数と前記
主記憶装置のインターリーブ段数に対応する読出
し語数とを加算して得られる語数を前記記憶手段
に記憶させ、一方、前記バツフアメモリからの単
語長または倍語長のデータの取出し要求が発行さ
れた場合には前記記憶手段に記憶された語数から
単語長または倍語長に対応する取出し語数を減算
して得られる語数を前記記憶手段に記憶させる計
数手段と、 前記計数手段の計数結果として得られる語数が
予め定めた設定値を下回ることを検出したときに
前記主記憶装置に前記読出し要求を発行する指示
手段とを備えたことを特徴とするバツフアメモリ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110441A JPS592283A (ja) | 1982-06-25 | 1982-06-25 | バツフアメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110441A JPS592283A (ja) | 1982-06-25 | 1982-06-25 | バツフアメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592283A JPS592283A (ja) | 1984-01-07 |
| JPH0375906B2 true JPH0375906B2 (ja) | 1991-12-03 |
Family
ID=14535796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110441A Granted JPS592283A (ja) | 1982-06-25 | 1982-06-25 | バツフアメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592283A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08328941A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | メモリアクセス制御回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514458A (en) * | 1978-07-14 | 1980-01-31 | Sanyo Electric Co | Automatic controlling circuit for ice making machine |
| JPS5745641A (en) * | 1980-08-29 | 1982-03-15 | Nec Corp | Buffer register |
-
1982
- 1982-06-25 JP JP57110441A patent/JPS592283A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS592283A (ja) | 1984-01-07 |
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