JPH0364969A - 静電誘導サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に係り、特に電力の制御に好適な
高速高耐圧用の静電誘導サイリスクに関する。

［従来の技術］ 半導体装置の一つに静電誘導サイリスタがある。静電誘
導サイリスタは、ターンオン時間が短い、電流容量が大
きい、オン時の順方向電圧降下が小さいといった利点を
有する。

第２図はこのような静電誘導サイリスタの一例を示すも
ので、同図（ａ）はチップ表面図、（ｂ）はチップ表面
上のカソード・ゲート電極の対向部分の拡大図、（Ｃ）
はチップ断面構造の拡大図である。この静電誘導サイリ
スタでは、半導体基板１の表面側に、Ｎ゛カソード領域
２と、このカソード領域２を挟むように形成されたＰ９
ゲート領域３とが設けられ、Ｐ゛アノード領域４は半導
体基板１の裏面側に設けられている。

カソード電極５とゲート電極６は共に基板ｌの表面上に
設けられ、アノード電極７は基板１の裏面に設けられて
いる。また、チップ表面上の電極構造は第２図（ａ）に
示すように、カソードボンディングパッド（以下、カソ
ードパッドという）８とゲートボンディングパッド（以
下、ゲートパッドという）９からカソード電極５とゲー
ト電極６がそれぞれ配線され、これらの電極５．６が対
向部分１０を形成している。

カソード・ゲート電極対向部分１０の詳細構造は第２図
（ロ）に示す通りであり、カソード電極５とゲート電極
６とが約６００ｍにわたり対向している。この対向長り
は、ゲートパッド９の近傍の一部を除き一定の長さであ
る。

かかる構成の静電誘導サイリスクでは、ゲート電極６に
印加される電圧信号によりカソード・アノード間に形成
される電流通路が制御されるものであり、電流遮断時、
アノード領域４から高比抵抗の基板ｌへの正孔の注入を
瞬時に遮断できないため、ターンオフ時間が長いという
問題があったが、近年、構造の改良、陽子線照射等によ
って数１００ｎｓまで短縮されており、高速スイッチン
グ素子として注目されている。

〔発明が解決しようとする課題〕

しかしながら、かかる静を誘導サイリスタは、カソード
領域２とアノード領域４間を流れる電流は、ゲート領域
３に印加される電圧によって、ゲート８Ｎ域３から高比
抵抗基板１へ拡がる空乏領域を制御し、オン・オフして
いる。すなわち、ゲート領域３に正電圧を印加すると空
乏領域が瞬時に消失し、カソード・ゲート間は導通状態
となり、負電圧を印加すると空乏領域が再生し遮断状態
となるが、空乏領域が再生されてもアノード領域４から
高比抵抗領域１への正孔の注入が続き、アノード電流は
瞬時には遮断されない。

また、ゲートパッド９の近傍に比べ、これより離れたカ
ソードパッド８の近傍では、抵抗の増大によりゲート信
号の遅延、電圧の低下が起こり、空乏領域が均一に形成
されない、このため、カソードパッド８付近のカソード
電極５に電流が集中し、カソード電極材料の溶融やスパ
イクが起こり素子が破壊するという問題があった。

本発明は、上記問題点を解決するためになされたもので
、その目的とするところは、ターンオフ時に局部的な電
流集中が起こらない電極構造を有する静電誘導サイリス
タを提供することにある。

〔課題を解決するための手段〕

本発明は上記課題を解決するため、半導体基板の表面側
にカソード領域とこのカソード領域を挟むように形成さ
れたゲート６Ｎ域とが設けられると共に、該基板の表面
上にカソード電極とゲート電極が設けられ、且つ、半導
体基板の裏面側にアノード領域及びアノード電極が設け
られ、前記ゲート電極に印加される電圧信号によりカソ
ード・アノード間に形成される電流通路が制御される静
電誘導サイリスクにおいて、前記カソード電極とゲート
電極とが対向する部分におけるカソード・ゲート電極対
向長を、ゲートボンディングパッドからカソードボンデ
ィングパッドに近づくに従い短縮したことを特徴とする
ものである。

〔作　用〕

本発明によれば、ゲートパッドから離れるに従って電極
対向長を短１ｉｔ（カソードパッド付近で最短）してい
るので、ゲートパッドからの距離に伴って増大する抵抗
成分の増大を緩和でき、ゲートに印加されるオフ電圧の
低下、遅延を抑制できる、従って、カソードパッド近傍
でのオフ遅れを短縮（素子の均一なオフ）し、カソード
パッド近傍での電流集中による素子破壊を防止できる。

〔実施例〕

第１図（＠は本発明の一実施例を示すプレーナ型静電誘
導サイリスタのチップ表面図、同図（ｂ）は同上のチッ
プ断面構造図である。

断面構造は前記従来例と同様、半導体基板１の表面側に
カソード領域２及びカソード電極５と、このカソード領
域２を挟むようにゲート領域３及びゲート電極６が形成
され、裏面側にアノード領域４及びアノード電極７が形
成されている。ただし、表面のカソード・ゲート電極対
向長の変化に応じて、カソード領域２及びゲー）６１域
３の長さも変更されている。

表面構造は第１図（ａ）に示すように、ゲートパッド９
から離れるに従って電極対向長が短縮され、カソードパ
ッド８付近で最短となっている。

オン状態にあるこの静電誘導サイリスタをオフする場合
、ゲート電極６に負電圧が印加する。この時、カソード
バッド８近傍の電極対向長が短縮されているため、ゲー
トバッド９から遠い部分でもオフ電圧の低下及びオフ信
号の遅延はなく、素子全体を均一にオフさせ、局部的な
電流集中を防止できる。

〔発明の効果〕

本発明は上記のように、カソード電極とゲート電極とが
対向する部分におけるカソード・ゲート電極対向長を、
ゲートパッドからカソードパッドに近づく峠従い短縮し
たことにより、ターンオフ時に発生する局部的な電流集
中を防止できる静電誘導サイリスタを提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すもので、（ａ）はチッ
プ表面図、（ロ）はチップ断面構造図、第２図は従来例
を示すもので、（司はチップ表面図、（ロ）はチップ表
面上のカソード・ゲート電極の対向部分の拡大図、（Ｃ
）はチップ断面構造図である。 １・・・半導体基板、２・・・カソード領域、３・・・
カソード領域、４・・・７ノード領域、５・・・カソー
ド電極、６・・・ゲート電極、７・・・アノード電極、
８・・・カソードボンディングパッド、９・・・ゲート
ボンディングパッド、ｌＯ・・・カソード・ゲート電極
の対向部分。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板の表面側にカソード領域とこのカソー
   ド領域を挟むように形成されたゲート領域とが設けられ
   ると共に、該基板の表面上にカソード電極とゲート電極
   が設けられ、且つ、半導体基板の裏面側にアノード領域
   及びアノード電極が設けられ、前記ゲート電極に印加さ
   れる電圧信号によりカソード・アノード間に形成される
   電流通路が制御される静電誘導サイリスタにおいて、前
   記カソード電極とゲート電極とが対向する部分における
   カソード・ゲート電極対向長を、ゲートボンディングパ
   ッドからカソードボンディングパッドに近づくに従い短
   縮したことを特徴とする静電誘導サイリスタ。