JPH0364973B2 - - Google Patents
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- Publication number
- JPH0364973B2 JPH0364973B2 JP5429782A JP5429782A JPH0364973B2 JP H0364973 B2 JPH0364973 B2 JP H0364973B2 JP 5429782 A JP5429782 A JP 5429782A JP 5429782 A JP5429782 A JP 5429782A JP H0364973 B2 JPH0364973 B2 JP H0364973B2
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- Japan
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- time
- capacitor
- comparator
- voltage
- resistor
- Prior art date
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- Expired
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- 239000003990 capacitor Substances 0.000 claims description 26
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Description
【発明の詳細な説明】
本発明は、オフ遅延回路に関するもので、特に
外部の有接点スイツチによりオフ遅延回路のリセ
ツトおよび遅延開始を行う形式の改善に関する。
外部の有接点スイツチによりオフ遅延回路のリセ
ツトおよび遅延開始を行う形式の改善に関する。
従来のものは、第１図に示すように、電源１，
２間にコンパレータ１０を接続し、基準電圧端子
１１に分圧抵抗８，９を接続し、入力電圧端子１
２に、限時抵抗６の一端を接続すると共に限時コ
ンデンサ５と限時抵抗７とで放電回路を形成し、
抵抗４と有接点スイツチ３を介して電源１に接続
し、コンパレータ１０の出力端子には分圧抵抗１
６，１７を接続し、かつトランジスタ１８のベー
スに接続し、出力リレー１９と共に電源１，２間
に接続したものである。
２間にコンパレータ１０を接続し、基準電圧端子
１１に分圧抵抗８，９を接続し、入力電圧端子１
２に、限時抵抗６の一端を接続すると共に限時コ
ンデンサ５と限時抵抗７とで放電回路を形成し、
抵抗４と有接点スイツチ３を介して電源１に接続
し、コンパレータ１０の出力端子には分圧抵抗１
６，１７を接続し、かつトランジスタ１８のベー
スに接続し、出力リレー１９と共に電源１，２間
に接続したものである。
かかる構成の従来の遅延回路にあつては、電源
１，２が印加されると、基準電圧端子の電圧V1
＞入力電圧端子の電圧V2の関係であるので、出
力端子１３はＬレベルなので出力リレー１９は動
作しない。次にリセツトのため有接点スイツチ３
を閉路すると抵抗４を介して限時コンデンサ５が
充電され、電圧V1＜電圧V2に達するとコンパレ
ータ１０の出力端子１３がＨレベルに反転し、ト
ランジスタ１８がオンして出力リレー１９が動作
する。そして遅延動作開始のため有接点スイツチ
３を開路すると、限時コンデンサ５の電荷が限時
抵抗６，７によつて所定時間充電し、再び電圧
V1＞電圧V2になつたとき出力リレー１９が遅延
復帰動作をするものである。ところでこの放電時
間T1は当所の充電々荷量により決定されるもの
であつて、第２図に示す電圧曲線Ａは正常な場合
でその放電時間T1が得られるものであるが、有
接点スイツチは有接点であるからその接触抵抗が
変動しやすく、特に抵抗４は限時コンデンサ５へ
の字電を急速に行なわせるため低抵抗値に設定し
てあるから有接点スイツチ３の接触抵抗値の増大
が限時コンデンサ５の当初充電々荷量を低下させ
るように作用し、第２図の電圧曲線Ｂのように低
下し、その放電時間T2も短縮されることとなつ
て、結局正確なオフ遅延時間が得られない欠点が
あつた。
１，２が印加されると、基準電圧端子の電圧V1
＞入力電圧端子の電圧V2の関係であるので、出
力端子１３はＬレベルなので出力リレー１９は動
作しない。次にリセツトのため有接点スイツチ３
を閉路すると抵抗４を介して限時コンデンサ５が
充電され、電圧V1＜電圧V2に達するとコンパレ
ータ１０の出力端子１３がＨレベルに反転し、ト
ランジスタ１８がオンして出力リレー１９が動作
する。そして遅延動作開始のため有接点スイツチ
３を開路すると、限時コンデンサ５の電荷が限時
抵抗６，７によつて所定時間充電し、再び電圧
V1＞電圧V2になつたとき出力リレー１９が遅延
復帰動作をするものである。ところでこの放電時
間T1は当所の充電々荷量により決定されるもの
であつて、第２図に示す電圧曲線Ａは正常な場合
でその放電時間T1が得られるものであるが、有
接点スイツチは有接点であるからその接触抵抗が
変動しやすく、特に抵抗４は限時コンデンサ５へ
の字電を急速に行なわせるため低抵抗値に設定し
てあるから有接点スイツチ３の接触抵抗値の増大
が限時コンデンサ５の当初充電々荷量を低下させ
るように作用し、第２図の電圧曲線Ｂのように低
下し、その放電時間T2も短縮されることとなつ
て、結局正確なオフ遅延時間が得られない欠点が
あつた。
本発明は上記従来の問題に着目してなされたも
ので、以下第３図を参照して本発明の実施例を説
明する。
ので、以下第３図を参照して本発明の実施例を説
明する。
電源E1，E2間に限時抵抗Rtと限時コンデンサ
Ctを直列接続し、限時コンデンサCtを電圧比較
用の半導体集積回路であるコンパレータICの入
力電圧端子２に接続してあり、電圧E1，E2間の
分圧抵抗R1，R2の中点を基準電圧端子１に接続
し、同コンパレータICの出力端子３は出力リレ
ーRyを介して電源E1に接続してある。
Ctを直列接続し、限時コンデンサCtを電圧比較
用の半導体集積回路であるコンパレータICの入
力電圧端子２に接続してあり、電圧E1，E2間の
分圧抵抗R1，R2の中点を基準電圧端子１に接続
し、同コンパレータICの出力端子３は出力リレ
ーRyを介して電源E1に接続してある。
限時コンデンサCtへの充分な充電々荷を供給
するトランジスタQ2と抵抗R6を限時抵抗Rtに並
列接続し、同トランジスタQ2のベースは、抵抗
R5を介して電源E1へ、更にコンデンサC1を介し
て電源E2に接続してあり、遅延リセツト及び限
時開始用の有接点スイツチＳ（例えばマイクロス
イツチその他のもの）を保護用の抵抗R7を介し
て限時コンデンサCtに並列接続してある。
するトランジスタQ2と抵抗R6を限時抵抗Rtに並
列接続し、同トランジスタQ2のベースは、抵抗
R5を介して電源E1へ、更にコンデンサC1を介し
て電源E2に接続してあり、遅延リセツト及び限
時開始用の有接点スイツチＳ（例えばマイクロス
イツチその他のもの）を保護用の抵抗R7を介し
て限時コンデンサCtに並列接続してある。
このように構成したオフ遅延回路は、まず電源
E1，E2間に電源が印加されているもので、コン
パレータICの基準電圧端子１の電圧V1が上昇す
ると共に抵抗R5，トランジスタQ2のエミツタ、
ベース、コンデンサC1を通じてトランジスタQ2
のベース電流が流れトランジスタQ2の増巾効果
によつて、抵抗R6、トランジスタQ2のエミツタ、
コレクタを通して、限時コンデンCtへ充電々流
が流れて入力電圧端子２の電圧V2も上昇し、電
圧V2＞電圧V1となるまで十分な充電が行われる
よう、抵抗Ｒ５、コンデンサC1の値が決定して
ある。そして電圧V2の方が大となるからコンパ
レータICの出力端子３はＨレベルとなつて、出
力リレーRyは動作しない。
E1，E2間に電源が印加されているもので、コン
パレータICの基準電圧端子１の電圧V1が上昇す
ると共に抵抗R5，トランジスタQ2のエミツタ、
ベース、コンデンサC1を通じてトランジスタQ2
のベース電流が流れトランジスタQ2の増巾効果
によつて、抵抗R6、トランジスタQ2のエミツタ、
コレクタを通して、限時コンデンCtへ充電々流
が流れて入力電圧端子２の電圧V2も上昇し、電
圧V2＞電圧V1となるまで十分な充電が行われる
よう、抵抗Ｒ５、コンデンサC1の値が決定して
ある。そして電圧V2の方が大となるからコンパ
レータICの出力端子３はＨレベルとなつて、出
力リレーRyは動作しない。
次にリセツト即ち出力リレーRyを外部端子か
ら投入状態に駆動するため、有接点スイツチＳを
閉路すると限時コンデンサCtの充電々荷は、保
護用なので低抵抗値の抵抗R7を介して有接点ス
イツチＳにより速やかに放電され、電圧V2＜電
圧V1となり、第４図タイムチヤートに示すよう
にコンパレータICの出力端子３がＬレベルに反
転して出力リレーRyが動作する。ここでもし有
接点スイツチＳの接触抵抗が増加していたとして
も出力リレーRyの投入時間が遅れることはあつ
ても、正確さを要求される後述のオフ遅延時間精
度には、有接点スイツチＳの閉路時間が充分ある
用途においては何等影響しない。
ら投入状態に駆動するため、有接点スイツチＳを
閉路すると限時コンデンサCtの充電々荷は、保
護用なので低抵抗値の抵抗R7を介して有接点ス
イツチＳにより速やかに放電され、電圧V2＜電
圧V1となり、第４図タイムチヤートに示すよう
にコンパレータICの出力端子３がＬレベルに反
転して出力リレーRyが動作する。ここでもし有
接点スイツチＳの接触抵抗が増加していたとして
も出力リレーRyの投入時間が遅れることはあつ
ても、正確さを要求される後述のオフ遅延時間精
度には、有接点スイツチＳの閉路時間が充分ある
用途においては何等影響しない。
そして限時を開始するため、有接点スイツチＳ
を再び開路すると、トランジスタQ2のベース電
流はコンデンサC1が充電完了されているため流
れずトランジスタQ2はオフ状態なので、限時抵
抗Rtのみを介して限時コンデンサCtに充電され、
所定の限時々間が経過後に、電圧V2＞電圧V1と
なり、出力リレーRyはオフ遅延動作を終了して
復帰する。このようにオフ遅延時間は、有接点ス
イツチＳの接触抵抗の変化には全く影響を受けな
いこととなつて、正確なオフ遅延時間ｔが得られ
る。
を再び開路すると、トランジスタQ2のベース電
流はコンデンサC1が充電完了されているため流
れずトランジスタQ2はオフ状態なので、限時抵
抗Rtのみを介して限時コンデンサCtに充電され、
所定の限時々間が経過後に、電圧V2＞電圧V1と
なり、出力リレーRyはオフ遅延動作を終了して
復帰する。このようにオフ遅延時間は、有接点ス
イツチＳの接触抵抗の変化には全く影響を受けな
いこととなつて、正確なオフ遅延時間ｔが得られ
る。
本発明は以上説明した構成としたことにより、
リセツト動作時に有接点スイツチＳを閉路し、限
時開始時に開路するものであるから、例え有接点
スイツチＳの接触抵抗に変動があつたとしても、
オフ遅延動作時には開路させるものであるから全
く無関係なものとなるから、常に正確なオフ遅延
時間が得られるのである。
リセツト動作時に有接点スイツチＳを閉路し、限
時開始時に開路するものであるから、例え有接点
スイツチＳの接触抵抗に変動があつたとしても、
オフ遅延動作時には開路させるものであるから全
く無関係なものとなるから、常に正確なオフ遅延
時間が得られるのである。
第１図乃至第２図は従来例を示し、第１図は回
路図、第２図は充放電曲線図である。第３図乃至
第４図は本発明の実施例を示し、第３図は回路
図、第４図はそのタイムチヤート図である。 E1，E2……電源、Rt……限時抵抗、Ct……限
時コンデンサ、IC……コンパレータ、R1，R2…
…分圧抵抗、１……基準電圧端子、２……入力電
圧端子、３……出力端子、R5，R6，R7……抵抗、
C1……コンデンサ、Ｓ……有接点スイツチ、Q2
……トランジスタ。
路図、第２図は充放電曲線図である。第３図乃至
第４図は本発明の実施例を示し、第３図は回路
図、第４図はそのタイムチヤート図である。 E1，E2……電源、Rt……限時抵抗、Ct……限
時コンデンサ、IC……コンパレータ、R1，R2…
…分圧抵抗、１……基準電圧端子、２……入力電
圧端子、３……出力端子、R5，R6，R7……抵抗、
C1……コンデンサ、Ｓ……有接点スイツチ、Q2
……トランジスタ。
Claims (1)
- １ 電源に限時抵抗と限時コンデンサを直列接続
し、基準電圧端子に分圧抵抗を接続したコンパレ
ータの入力電圧端子に前記限時コンデンサを接続
し、リセツト時に閉路し限時開始時に再開路する
有接点スイツチを前記限時コンデンサに並列接続
し、前記有接点スイツチの閉路前に限時抵抗を短
絡して限時コンデンサをコンパレータの基準電圧
より高く急速充電するトランジスタを限時抵抗に
並列接続するとともに前記限時コンデンサの充電
完了後は前記トランジスタをオフ状態とするコン
デンサをベースに接続し、前記コンパレータの出
力端子と電源間に出力リレーを接続してなり、前
記有接点スイツチを閉路により限時コンデンサを
急速放電してコンパレータを反転させて出力リレ
ーを投入しかつ再開路による限時コンデンサの充
電完了に伴うコンパレータの再反転により出力リ
レーを遅延復帰させてなることを特徴とするオフ
遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5429782A JPS58172834A (ja) | 1982-03-31 | 1982-03-31 | オフ遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5429782A JPS58172834A (ja) | 1982-03-31 | 1982-03-31 | オフ遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58172834A JPS58172834A (ja) | 1983-10-11 |
| JPH0364973B2 true JPH0364973B2 (ja) | 1991-10-09 |
Family
ID=12966630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5429782A Granted JPS58172834A (ja) | 1982-03-31 | 1982-03-31 | オフ遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58172834A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740437B2 (ja) * | 1986-11-19 | 1995-05-01 | 日本電気株式会社 | 遅延回路 |
-
1982
- 1982-03-31 JP JP5429782A patent/JPS58172834A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58172834A (ja) | 1983-10-11 |
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