JPS5929406Y2 - 本質安全タイマ−回路 - Google Patents

Description

【考案の詳細な説明】 この考案は、所定のスタート信号が供給されてから一定
時間後ｌこ一定時間だけ接点をオンまたはオフにする動
作を行うタイマー回路に関し、回路素子に障害が生じた
ときにも、動作時間が設定値よりも長くはならないよう
な本質安全機能を有する本質安全タイマー回路に関する
ものである。

一般のタイマー回路では、ある回路素子に障害が生じて
短絡または開放状態になったとき、タイマーとしての動
作タイミングが設定値よりも長くなったり、あるいは復
帰しなくなったりする障害が超る。

タイマー回路の用途によっては、動作タイミングが短く
なることは許容するが、危険防止などの観点から、長く
なることは絶対に避けなければならないという要求がな
されることがある。

この考案の目的は、障害の発生時に、動作タイミングが
長くなることがないようなタイマー回路を提供すること
である。

この考案の一実施例を図面にしたがって説明する。

すなわち直流電源ＥにはスイッチＳＷを介して抵抗Ｒ１
，Ｒ２およびコンデンサＣ１の直列回路が接続され、こ
の回路と並列に分圧抵抗Ｒ３，Ｒ４の直列回路が接続さ
れ、さらにこの回路と並列にトランジスタｑと抵抗Ｒ６
、リレーＲＹ、およびサイリスタＱ２を有する保持回路
が接続されている。

抵抗Ｒ３とＲ４との接続点ｌこはＰＵＴ素子Ｑ１のゲー
トが接続され、このゲート電圧は抵抗Ｒ３およびＲ４で
分圧された電圧によって決定される。

ＰＵＴ素子Ｑ１のアノードは抵抗Ｒ２とコンデンサＣ２
との接続点に接続され、またそのカソードはダイオード
Ｄ１を介して抵抗Ｒ６とリレーＲＹとの接続点に接続さ
れ、さらにこの接続点は抵抗Ｒ５を介してサイリスタＱ
２のゲートに接続されている。

ＰＵＴ素子Ｑ、のカソードはまた抵抗Ｒ７を介してトラ
ンジスタＱ３のベースに接続され、このトランジスタの
コレクタはトランジスタＱ４のベースに、さらにそのエ
ミッタは直流電源Ｅの負極に接続されている。

そして抵抗Ｒ６の値は、この抵抗とりし−コイルＲＹの
抵抗によって決まる電流を、リレーＲＹが付勢されず、
かつリレーＲＹが一度付勢されたら消勢されない値に設
定されている。

リレーＲＹは抵抗Ｒ６を流れる電流とコンデンサｃ１の
放電電流の和によって付勢される。

そしてＰＵＴ素子素子型１ってトリガー回路が、第１の
トランジスタＱ３と第２のトランジスタＱ４によってス
イッチング回路が構成される。

第１図においてスイッチＳＷがオンになると、抵抗Ｒ１
およびＲ２を経て流れる電流によってコンデンサＣ１の
充電が開始され、このコンデンサＣ１の端子電圧が、抵
抗Ｒ３およびＲ４の分圧比によって決定されたＰＵＴ素
子素子型１−ト電圧よりも高くなったときにＰＵＴ素子
素子型１ンになる。

これによってトランジスタＱ３がオンし、さらにこのト
ランジスタのオンによりトランジスタＱ４がオンになる
。

またダイオードＤ１および抵抗Ｒ５を通してサイリスタ
Ｑ２のゲーＸこ電流が流れ、このサイリスタはオンとな
り、これぬよってこのサイリスタＱ２は周知の保持記憶
回路として働く。

サイリスタＱ２がオンになれは、コンデンサｃ１の充電
電荷はＰＵＴ素子素子型１イオードＤ１、リレーＲＹ、
サイリスタＱ２を通って放電され、この放電電流でリレ
ーＲＹが動作する。

またＰＵＴ素子素子型１ンになると同時に、上記経路を
通ってコンデンサＣ１の放電電流が流れ、かつ抵抗Ｒ２
およびサイリスタＱ２を通してコンデサＣ１の放電電流
が流れる。

したがってＰＵＴ素子素子型１る電流は減り、やがてこ
のＰＵＴ素子はオフになり、これｌこよってトランジス
タＱ３．Ｑ４がオフとなり、リレーＲＹが消勢される。

すなわち、スイッチＳＷがオンになった時点ｔ、から、
ＰＵＴ素子素子型１ンになるまでの第１の設定時間Ｔ１
後にリレーＲＹが動作状態に入り、この時点ｔ２からＰ
ＵＴ素子素子型１フになるまでの第３の設定時間Ｔ２後
にリレーＲＹは非動作状態に戻る。

スイッチＳＷおよびリレーＲＹの動作タイミングを第２
図に示す。

このように構成されたタイマー回路では、どの回路素子
がどのような障害を生じたとしても、第２の設定時間が
長くなることはなく、変化しないか、あるいは短かくな
るような動作が必ず行われる。

各回路素子に障害が起ったときの動作のつぎのとおりで
ある。

（１）サイリスタＱ２： 短絡時・・・抵抗Ｒ１を通った電流がサイリスクＱ２を
通って流れるためコンデンサＣ１の充電が行われず、Ｐ
ＵＴ素子素子型１びリレーＲＹはオンｌこならない。

開放時・・・ＰＵＴ素子素子型１ンになったときにサイ
リスタＱ２のゲーＸこ電流が流れるが、サイリスタＱ２
がオンにならないためにリレーＲＹには駆動電流は流れ
ない。

（２）ＰＵＴ素子素子型 １絡時・・・スイッチＳＷがオンになると同時にサイリ
スタＱ２にゲート電流が流れてサイリスタＱ２がオンｌ
こなるが、その後はサイリスクＱ２の短絡時と同じ状態
になる。

開放時・・・リレーＲＹに電流が供給されない。

（３）トランジスタＱ３．Ｑ４： 短絡時・・・スイッチＳＷがオンになると同時にサイリ
スタＱ２にゲート電流が流れてサイリスタＱ２がオンに
なるが、その後はサイリスタＱ２の短絡時と同じになる
。

ただしリレーＲＹｌこは抵抗Ｒ６を通して電流が供給さ
れている。

開放時・・・抵抗Ｒ６、リレーＲＹに電流が供給されず
、リレーＲＹは付勢されない。

以上のようにどの回路素子にとのような障害が生じたと
しても、第２の設定時間（リレーＲＹがオンになってい
る時間）が所定の値よりも長くなるという事態は決して
起らない。

【図面の簡単な説明】

第１図はこの考案の一実施例１こよるタイマー回路の構
成を示す回路図、第２図はスイッチとリレーとの動作タ
イミングを示すタイミングチャートである。 ＳＷ・・・・・・スイッチ、Ｑｌ・・・・・・ＰＵＴ素
子、Ｑ２・・・・・・サイリスク、Ｑ３・・・・・・第
１のトランジスタ、Ｑ４・・・・・・第２のトランジス
タ、ＲＹ・・・・・・リレーＤ１・・・・・・ダイオー
ド、Ｅ・・・・・・直流電源、Ｒ，、Ｒ２゜Ｒ３，Ｒ４
，Ｒ５，Ｒ６，Ｒ７・・・・・・抵抗。

Claims (1)

【実用新案登録請求の範囲】
1. 直流電源から分割抵抗を介して設定電圧がゲートに、ま
   たコンデンサの端子電圧がアノードにそれぞれ印加され
   るＰＵＴ素子のカソード側にリレーを接続し、また上記
   直流電源に並列に、かつ上記リレーに直列にサイリスク
   を有する保持回路を接続し、上記ＰＵＴ素子のカソード
   側に流れる電流υノ一部を受けてオン動作する第１のト
   ランジスタを上記直流電源に接続するとともに、このト
   ランジスタの動作によりオンする第２のトランジスタを
   上記直流電源と上記リレーとの間に接続し、かつこのト
   ランジスタと上記リレー間には上記コンデンサの放電電
   流と協同して上記リレーを付勢する電流を流す抵抗を接
   続し、さらに上記第２のトランジスタの出力端を上記サ
   イリスクのゲートに接続した本質安全タイマー回路。