JPH0365014B2 - - Google Patents
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- Publication number
- JPH0365014B2 JPH0365014B2 JP57081515A JP8151582A JPH0365014B2 JP H0365014 B2 JPH0365014 B2 JP H0365014B2 JP 57081515 A JP57081515 A JP 57081515A JP 8151582 A JP8151582 A JP 8151582A JP H0365014 B2 JPH0365014 B2 JP H0365014B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- manufacturing
- semiconductor device
- diffusion
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
Landscapes
- Dicing (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特に半
導体装置の高耐圧メサ型構造に益する製造方法に
関する。
導体装置の高耐圧メサ型構造に益する製造方法に
関する。
（従来の技術）
従来の高耐圧メサ型半導体装置の製造方法を一
例のP+N型ダイオードにつき第１図ないし第５
図を参照して説明する。
例のP+N型ダイオードにつき第１図ないし第５
図を参照して説明する。
Ｎ型シリコン基板１の１主面にＮ型不純物を高
濃度に拡散しオーミツク電極をとるためのＮ型高
濃度領域２を形成する（第１図）。ついで基板の
両主面をSiO2層３ａ，３ｂで被覆する（第２
図）。前記SiO2層３ａ，３ｂのうち、前記Ｎ型高
濃度領域２と反対側の主面に形成されたSiO2層
３ｂに対してダイシング域を画定するためのパタ
ーニングを施しダイシング域表面にSiO2層３ｃ
を残す。ついで前記反対側主面にＢをドープした
低温酸化シリコンのドープド酸化シリコン層４を
被着する（第３図）。次に、1200℃程度に加熱し
ＢをドープさせてP+高濃度領域５を形成する
（第４図）。ついで、電極層６ａ，６ｂを夫々P+
高濃度領域５、N+高濃度領域２に設けたのち、
ダイシングを施したチツプ８に分割する（第５
図）。なお、７は表面保護のためのSiO2層であ
る。
濃度に拡散しオーミツク電極をとるためのＮ型高
濃度領域２を形成する（第１図）。ついで基板の
両主面をSiO2層３ａ，３ｂで被覆する（第２
図）。前記SiO2層３ａ，３ｂのうち、前記Ｎ型高
濃度領域２と反対側の主面に形成されたSiO2層
３ｂに対してダイシング域を画定するためのパタ
ーニングを施しダイシング域表面にSiO2層３ｃ
を残す。ついで前記反対側主面にＢをドープした
低温酸化シリコンのドープド酸化シリコン層４を
被着する（第３図）。次に、1200℃程度に加熱し
ＢをドープさせてP+高濃度領域５を形成する
（第４図）。ついで、電極層６ａ，６ｂを夫々P+
高濃度領域５、N+高濃度領域２に設けたのち、
ダイシングを施したチツプ８に分割する（第５
図）。なお、７は表面保護のためのSiO2層であ
る。
（発明が解決しようとする課題）
叙上の従来の製造方法によると、使用中に外部
から侵入する汚染物質、水分、保護膜中に存在す
る不純物等に起因する正電荷の影響で、基板のＮ
側の主面近傍は電子の蓄積が起り、接合付近の電
界集中を生ずる。一方、Ｐ側の主面近傍では正孔
の空乏化が起りやすく、表面リーク電流が流れや
すくなるという欠点があつた。
から侵入する汚染物質、水分、保護膜中に存在す
る不純物等に起因する正電荷の影響で、基板のＮ
側の主面近傍は電子の蓄積が起り、接合付近の電
界集中を生ずる。一方、Ｐ側の主面近傍では正孔
の空乏化が起りやすく、表面リーク電流が流れや
すくなるという欠点があつた。
本発明は叙上の従来技術の欠点を改良する半導
体装置の製造方法を提供することを目的とする。
体装置の製造方法を提供することを目的とする。
（課題を解決するための手段）
本発明に係る半導体装置の製造方法は、P+N
接合を有するメサ型シリコン半導体装置の製造に
おいて、Ｎ型半導体基板の主面にＢの拡散源を介
してSiN層を被着する工程と、前記SiN層にレジ
ストパターン層を積層被着する工程と、イオン注
入によるGaの拡散領域を前記レジストパターン
層により画定しＢとGaを同時拡散させ、Gaの拡
散領域についてもＢを重複拡散させてその部分の
表面濃度をGaがＢよりも低くし拡散深さをGaが
Ｂよりも深く形成する工程を含む半導体装置の製
造方法。
接合を有するメサ型シリコン半導体装置の製造に
おいて、Ｎ型半導体基板の主面にＢの拡散源を介
してSiN層を被着する工程と、前記SiN層にレジ
ストパターン層を積層被着する工程と、イオン注
入によるGaの拡散領域を前記レジストパターン
層により画定しＢとGaを同時拡散させ、Gaの拡
散領域についてもＢを重複拡散させてその部分の
表面濃度をGaがＢよりも低くし拡散深さをGaが
Ｂよりも深く形成する工程を含む半導体装置の製
造方法。
（作用）
本発明に係る半導体装置の製造方法によれば、
半導体素子の周辺部の接合のＰ側の濃度が低いた
めに、中央部よりも電界集中を生じにくくなると
ともに、表面からの接合面に至る深さが深いこと
からＰ側の表面リーク経路も長くなりリーク経路
も長くなり、リーク電流を減らすことも出来る。
半導体素子の周辺部の接合のＰ側の濃度が低いた
めに、中央部よりも電界集中を生じにくくなると
ともに、表面からの接合面に至る深さが深いこと
からＰ側の表面リーク経路も長くなりリーク経路
も長くなり、リーク電流を減らすことも出来る。
（実施例）
以下、本発明の一実施例につき図面を参照して
詳細に説明する。
詳細に説明する。
一例のP+N型ダイオードの製造において、一
方の主面からN+拡散を施したのち酸化させダイ
シングのパターンを形成し、Ｂのドープド酸化シ
リコン層を被着するまでは前記背景技術の説明に
おける第３図までの説述と変らないので省略す
る。次にドープド酸化シリコン層４に積層させて
SiN層１１を、さらにフオトレジスト層１２ａを
被着する（第６図）。次にダイシング域に被着さ
れたフオトレジスト層を除去したのち、Gaをイ
オン打込みする（第７図）。このイオン打込みに
よつて、Gaイオンはダイシング域では基板に注
入され、ダイシング域以外ではフオトレジスト層
１２ｂ中に打込まれる。ついで加熱を施してドー
プド酸化シリコン層４のＢと、ダイシング域の
Gaを同時に拡散させる。上記拡散終了時点でP+
高濃度領域１５は、その拡散不純物濃度は表面部
でGaはＢよりも低く、拡散深さはGaはＢよりも
深くなるように拡散条件が設定される（第７図）。
さらに、電極層６ａ，６ｂを夫々P+高濃度領域
１５、N+高濃度領域２に設けたのち、ダイシン
グを施してチツプ１８に分割する（第８図）。
方の主面からN+拡散を施したのち酸化させダイ
シングのパターンを形成し、Ｂのドープド酸化シ
リコン層を被着するまでは前記背景技術の説明に
おける第３図までの説述と変らないので省略す
る。次にドープド酸化シリコン層４に積層させて
SiN層１１を、さらにフオトレジスト層１２ａを
被着する（第６図）。次にダイシング域に被着さ
れたフオトレジスト層を除去したのち、Gaをイ
オン打込みする（第７図）。このイオン打込みに
よつて、Gaイオンはダイシング域では基板に注
入され、ダイシング域以外ではフオトレジスト層
１２ｂ中に打込まれる。ついで加熱を施してドー
プド酸化シリコン層４のＢと、ダイシング域の
Gaを同時に拡散させる。上記拡散終了時点でP+
高濃度領域１５は、その拡散不純物濃度は表面部
でGaはＢよりも低く、拡散深さはGaはＢよりも
深くなるように拡散条件が設定される（第７図）。
さらに、電極層６ａ，６ｂを夫々P+高濃度領域
１５、N+高濃度領域２に設けたのち、ダイシン
グを施してチツプ１８に分割する（第８図）。
叙上の如く形成された素子チツプでは、従来の
平面接合のメサ型と異なり、周辺部の接合のＰ側
の濃度が低いために中央部より電界集中が起りに
くくなるとともに、表面からの接合面の深さが深
いことからＰ側の表面リーク経路も長くなつたの
でリーク電流を減らすこともできた。
平面接合のメサ型と異なり、周辺部の接合のＰ側
の濃度が低いために中央部より電界集中が起りに
くくなるとともに、表面からの接合面の深さが深
いことからＰ側の表面リーク経路も長くなつたの
でリーク電流を減らすこともできた。
なお、この発明は実施例のダイオードに限られ
ることなく、NPN型半導体装置等にも適用でき
ることはいうまでもない。
ることなく、NPN型半導体装置等にも適用でき
ることはいうまでもない。
本発明によれば、従来の方法にSiN層被着と
Gaイオン注入工程を追加するだけで高耐圧にお
ける信頼性のすぐれた素子が得られるという顕著
な利点がある。また、この方法に用いるレジスト
ブロツクの形成にはダイシングのパターンと同じ
マスクで反転して用いることができるので容易で
ある。
Gaイオン注入工程を追加するだけで高耐圧にお
ける信頼性のすぐれた素子が得られるという顕著
な利点がある。また、この方法に用いるレジスト
ブロツクの形成にはダイシングのパターンと同じ
マスクで反転して用いることができるので容易で
ある。
次に、これによつて得られる素子は、従来の平
面接合のメサ型素子に比し、表面の電界集中に対
して強く表面リーク電流も低く抑えることができ
る。これについて第９図および第１０図によつて
さらに説明する。第９図は素子中央部の不純物プ
ロフアイル、第１０図は素子周辺部の不純物のプ
ロフアルを夫々示す。図中のＸは基板表面からの
距離、NS1は不純物Ｂの濃度プロフアイル、NS2
は不純物Gaの濃度プロフアイルである。
面接合のメサ型素子に比し、表面の電界集中に対
して強く表面リーク電流も低く抑えることができ
る。これについて第９図および第１０図によつて
さらに説明する。第９図は素子中央部の不純物プ
ロフアイル、第１０図は素子周辺部の不純物のプ
ロフアルを夫々示す。図中のＸは基板表面からの
距離、NS1は不純物Ｂの濃度プロフアイル、NS2
は不純物Gaの濃度プロフアイルである。
叙上から明らかなように、周辺部では接合近傍
のＰ側の濃度が中央部に比して低いため、Ｐ側へ
空乏層（破線による斜線を付して示す域）が多く
拡がり、よつて中央部よりもピーク電界は小さく
なる。また、表面から空乏層端までの距離が長く
なるため、リーク電流に対しても有利であり、
電荷汚染に対しても従来より信頼性が顕著に向上
する。
のＰ側の濃度が中央部に比して低いため、Ｐ側へ
空乏層（破線による斜線を付して示す域）が多く
拡がり、よつて中央部よりもピーク電界は小さく
なる。また、表面から空乏層端までの距離が長く
なるため、リーク電流に対しても有利であり、
電荷汚染に対しても従来より信頼性が顕著に向上
する。
第１図ないし第３図は半導体装置の製造方法を
説明するためのいずれも素子の断面図、第４図お
よび第５図は前記第１図ないし第３図を含めて従
来の半導体装置の製造方法を説明するためのいず
れも素子の断面図、第６図ないし第８図は前記第
１図ないし第３図を含めて一実施例の半導体装置
の製造方法を説明するためのいずれも素子の断面
図、第９図および第１０図はいずれも素子の不純
物プロフアイルを示す線図で、第９図は素子の中
央部、第１０図は素子の周辺部を示す。 １……Ｎ型シリコン基板、２……Ｎ型高濃度領
域、３ａ，３ｂ，３ｃ……SiO2層、４……ドー
プド酸化シリコン層、５，１５……P+高濃度領
域、１１……SiN層、１２ａ，１２ｂ……フオト
レジスト層。
説明するためのいずれも素子の断面図、第４図お
よび第５図は前記第１図ないし第３図を含めて従
来の半導体装置の製造方法を説明するためのいず
れも素子の断面図、第６図ないし第８図は前記第
１図ないし第３図を含めて一実施例の半導体装置
の製造方法を説明するためのいずれも素子の断面
図、第９図および第１０図はいずれも素子の不純
物プロフアイルを示す線図で、第９図は素子の中
央部、第１０図は素子の周辺部を示す。 １……Ｎ型シリコン基板、２……Ｎ型高濃度領
域、３ａ，３ｂ，３ｃ……SiO2層、４……ドー
プド酸化シリコン層、５，１５……P+高濃度領
域、１１……SiN層、１２ａ，１２ｂ……フオト
レジスト層。
Claims (1)
- １ P+N接合を有するメサ型シリコン半導体装
置の製造において、Ｎ型半導体基板の主面にＢの
拡散源を介してSiN層を被着する工程と、前記
SiN層にレジストパターン層を積層被着する工程
と、イオン注入によるGaの拡散領域を前記レジ
ストパターン層により画定しＢとGaを同時拡散
させ、Gaの拡散領域についてもＢを重複拡散さ
せてその部分の表面濃度をGaがＢよりも低くし
拡散深さをGaがＢよりも深く形成する工程を含
む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081515A JPS58199541A (ja) | 1982-05-17 | 1982-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081515A JPS58199541A (ja) | 1982-05-17 | 1982-05-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58199541A JPS58199541A (ja) | 1983-11-19 |
| JPH0365014B2 true JPH0365014B2 (ja) | 1991-10-09 |
Family
ID=13748478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081515A Granted JPS58199541A (ja) | 1982-05-17 | 1982-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58199541A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7741682B2 (ja) * | 2021-10-05 | 2025-09-18 | 新電元工業株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5019364U (ja) * | 1973-06-15 | 1975-03-04 |
-
1982
- 1982-05-17 JP JP57081515A patent/JPS58199541A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58199541A (ja) | 1983-11-19 |
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