JPH0365026B2 - - Google Patents
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- Publication number
- JPH0365026B2 JPH0365026B2 JP62178224A JP17822487A JPH0365026B2 JP H0365026 B2 JPH0365026 B2 JP H0365026B2 JP 62178224 A JP62178224 A JP 62178224A JP 17822487 A JP17822487 A JP 17822487A JP H0365026 B2 JPH0365026 B2 JP H0365026B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- semiconductor substrate
- regions
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は電界効果トランジスタに関する。
電界効果トランジスタは本質的に周波数特製に
秀れ、更に熱的にも安定であることから高周波高
出力用途としての秀れた性能が得られている。
秀れ、更に熱的にも安定であることから高周波高
出力用途としての秀れた性能が得られている。
電界効果トランジスタの一例として電荷を半導
体基板の厚さ方向に流す構造が提案されている。
これは、例えば、Ｎ型半導体基板もしくはエピタ
キシヤル層にベース領域となるＰ型層を対向する
部分を有するように設け、それらＰ型層の対向す
る部分にそれぞれソース領域となるＮ型層を形成
し、各Ｎ型層間の領域上にゲート酸化膜を介して
ゲート電極を形成している。ドレイン電極は半導
体基板の裏面に形成されている。本構造による電
界効果トランジスタはゲート電極とドレイン電極
との間の帰還容量が小さく、高周波特性に優れて
おり、ドレイン電極を半導体基板の裏面から取り
出しているので高耐圧・高出力用途に適してい
る。
体基板の厚さ方向に流す構造が提案されている。
これは、例えば、Ｎ型半導体基板もしくはエピタ
キシヤル層にベース領域となるＰ型層を対向する
部分を有するように設け、それらＰ型層の対向す
る部分にそれぞれソース領域となるＮ型層を形成
し、各Ｎ型層間の領域上にゲート酸化膜を介して
ゲート電極を形成している。ドレイン電極は半導
体基板の裏面に形成されている。本構造による電
界効果トランジスタはゲート電極とドレイン電極
との間の帰還容量が小さく、高周波特性に優れて
おり、ドレイン電極を半導体基板の裏面から取り
出しているので高耐圧・高出力用途に適してい
る。
しかるに本構造における欠点として帰還容量の
より低減のためにはＰ型層を深くする必要があ
り、必然的にＮ型半導体基板とソース領域である
Ｎ型領域との間の距離が長くなり、ゲート電極下
のチヤンネル長が長くなる。これは、周波数特性
が悪化することとなり、又内部抵抗増大もし取り
出し得る出力が低下する。又、ゲート電極下のチ
ヤンネル長を短くするため、ソース領域であるＮ
型層を深く形成すると等価的にベース領域である
Ｐ型層のＮ型層下の部分が薄くなり、やはり内部
抵抗が増大し周波数特性が劣化する。
より低減のためにはＰ型層を深くする必要があ
り、必然的にＮ型半導体基板とソース領域である
Ｎ型領域との間の距離が長くなり、ゲート電極下
のチヤンネル長が長くなる。これは、周波数特性
が悪化することとなり、又内部抵抗増大もし取り
出し得る出力が低下する。又、ゲート電極下のチ
ヤンネル長を短くするため、ソース領域であるＮ
型層を深く形成すると等価的にベース領域である
Ｐ型層のＮ型層下の部分が薄くなり、やはり内部
抵抗が増大し周波数特性が劣化する。
本発明の目的は、高周波特性に優れ高耐圧な電
界効果トランジスタを得ることにある。
界効果トランジスタを得ることにある。
本発明によれば、一導電型の半導体基板と、こ
の半導体基板の表面に形成された互いに所定の間
隔で対向する部分を有する他の導電型の第１の領
域と、この第１の領域の前記対向する部分にそれ
ぞれ形成された前記一導電型の第２の領域と、第
１の領域の前記対向する部分間の半導体基板表面
に形成された前記一導電型で半導体基板よりも高
不純物濃度の第３の領域と、第２の領域間の第１
の領域および第３の領域上に絶縁膜を介して連続
的に形成されたゲート電極と、第２の領域に接続
するソース電極と、半導体基板に形成されたドレ
イン電極とを有する電界効果トランジスタを得
る。
の半導体基板の表面に形成された互いに所定の間
隔で対向する部分を有する他の導電型の第１の領
域と、この第１の領域の前記対向する部分にそれ
ぞれ形成された前記一導電型の第２の領域と、第
１の領域の前記対向する部分間の半導体基板表面
に形成された前記一導電型で半導体基板よりも高
不純物濃度の第３の領域と、第２の領域間の第１
の領域および第３の領域上に絶縁膜を介して連続
的に形成されたゲート電極と、第２の領域に接続
するソース電極と、半導体基板に形成されたドレ
イン電極とを有する電界効果トランジスタを得
る。
次に、図面を参照して本発明をより詳細に説明
する。
する。
第１図はＮ型Siエピタキシヤルウエハーであ
る。N+型高不純物濃度の基板１（例えばＮ＝
1016atoms／cm3以上）上にN-型エピタキシヤル層
２（Ｎ＝1016〜1014atoms／cm3程度、厚さは数μ
ないし数十μ程度）が成長されている。このエピ
タキシヤルウエハー上に不純物拡散に対するマス
ク層３（例えば熱酸化膜等）を形成し更に部分的
に開孔１２，１２′，１３をする。開孔１２，１
２′はリング状もしくは櫛状をしており、互いに
連続している。図示した長さａは数μ程度長さｂ
は数μ〜数十μ程度でｂ＞2aである。
る。N+型高不純物濃度の基板１（例えばＮ＝
1016atoms／cm3以上）上にN-型エピタキシヤル層
２（Ｎ＝1016〜1014atoms／cm3程度、厚さは数μ
ないし数十μ程度）が成長されている。このエピ
タキシヤルウエハー上に不純物拡散に対するマス
ク層３（例えば熱酸化膜等）を形成し更に部分的
に開孔１２，１２′，１３をする。開孔１２，１
２′はリング状もしくは櫛状をしており、互いに
連続している。図示した長さａは数μ程度長さｂ
は数μ〜数十μ程度でｂ＞2aである。
第２図に示すように、開孔１３上更にイオン打
込又は不純物拡散工程におけるマスク層４を選択
的に形成する。マスク層４の材質はマスク層３と
異なるものを用い、マスク層４を選択的に除去で
きるもの（例えばフオトレヂスト材、Si3N4等）
を用いる。この工程においては、位置合せ誤差は
長さａ以下であれば良く、従来製造技術にて何ら
問題はない。しかるのち、イオン打込み又は拡散
にて、Ｐ型領域５を形成するイオン打込あるいは
その後の熱拡散によりＰ型領域５の深さを数μオ
ーダーに形成する。この深さが概ねチヤンネル長
L2に相当する。
込又は不純物拡散工程におけるマスク層４を選択
的に形成する。マスク層４の材質はマスク層３と
異なるものを用い、マスク層４を選択的に除去で
きるもの（例えばフオトレヂスト材、Si3N4等）
を用いる。この工程においては、位置合せ誤差は
長さａ以下であれば良く、従来製造技術にて何ら
問題はない。しかるのち、イオン打込み又は拡散
にて、Ｐ型領域５を形成するイオン打込あるいは
その後の熱拡散によりＰ型領域５の深さを数μオ
ーダーに形成する。この深さが概ねチヤンネル長
L2に相当する。
次に第３図に示すように、マスク層４を除去し
た後Ｎ型不純物をイオン打込み又は拡散により導
入して高不純物濃度領域６，６′及び７を形成す
る。領域６，６′がソース領域、領域７がアイラ
ンド領域となる。領域６，６′と７との間隔がチ
ヤンネル長L1に相当し数μ程度から1μ以下にす
ることも可能である。
た後Ｎ型不純物をイオン打込み又は拡散により導
入して高不純物濃度領域６，６′及び７を形成す
る。領域６，６′がソース領域、領域７がアイラ
ンド領域となる。領域６，６′と７との間隔がチ
ヤンネル長L1に相当し数μ程度から1μ以下にす
ることも可能である。
しかるのち所定の厚さのゲート絶縁膜８を領域
６および６′と７の間の領域５，５′の表面部分を
含む領域、具体的には領域６と６′間の表面領域
上に連続に形成し、更に電極９，１０，１１をそ
れぞれ形成し、第４図に示す素子が形成される。
その他の詳細の説明は従来のMOS FETの製法
から容易に類推できるので省く。ここに電極９は
ゲート電極、１０はソース電極、１１はドレイン
電極である。ソース電極１０はＮ型領域６，６′
とＰ型領域５，５′とに連続して接触している。
６および６′と７の間の領域５，５′の表面部分を
含む領域、具体的には領域６と６′間の表面領域
上に連続に形成し、更に電極９，１０，１１をそ
れぞれ形成し、第４図に示す素子が形成される。
その他の詳細の説明は従来のMOS FETの製法
から容易に類推できるので省く。ここに電極９は
ゲート電極、１０はソース電極、１１はドレイン
電極である。ソース電極１０はＮ型領域６，６′
とＰ型領域５，５′とに連続して接触している。
かかる構造によればＮ型アイランド領域７を設
けることによつて、Ｐ型領域５，５′を深くして
も、ゲート電極９下の実質的チヤンネル領域とな
るＰ型ベース領域５，５′のＮ型ソース領域６，
６′とＮ型アイランド領域７との間の長さを短か
く、しかもＰ型領域５，５′のＮ型ソース領域６，
６′下の部分を厚くできる。実質的チヤンネル領
域が短かいことおよびＰ型領域５，５′のＮ型ソ
ース領域６，６′下を厚くできるので、内部抵抗
を小さくできることから良好な高周波特性を得る
ことができる。また、Ｎ型アイランド領域７内で
はＰ型領域５，５′からの空乏層が延びにくいが、
その上にゲート電極９があることによつて、空乏
層が延びやすくなつており、ドレイン電流をＰ型
領域５，５′間を通して取り出すこととともに、
高耐圧化が達成できる。Ｎ−チヤンネル型の場合
について述べたがＰ−チヤンネル型の場合にも全
く適用可能であることは自明である。
けることによつて、Ｐ型領域５，５′を深くして
も、ゲート電極９下の実質的チヤンネル領域とな
るＰ型ベース領域５，５′のＮ型ソース領域６，
６′とＮ型アイランド領域７との間の長さを短か
く、しかもＰ型領域５，５′のＮ型ソース領域６，
６′下の部分を厚くできる。実質的チヤンネル領
域が短かいことおよびＰ型領域５，５′のＮ型ソ
ース領域６，６′下を厚くできるので、内部抵抗
を小さくできることから良好な高周波特性を得る
ことができる。また、Ｎ型アイランド領域７内で
はＰ型領域５，５′からの空乏層が延びにくいが、
その上にゲート電極９があることによつて、空乏
層が延びやすくなつており、ドレイン電流をＰ型
領域５，５′間を通して取り出すこととともに、
高耐圧化が達成できる。Ｎ−チヤンネル型の場合
について述べたがＰ−チヤンネル型の場合にも全
く適用可能であることは自明である。
第１〜４図は本発明の一実施例を製造工程順に
示した断面図である。 １……Ｎ型半導体基板、２……Ｎ型エピタキシ
ヤル層、３，４……マスク層、５，５′……Ｐ型
層、６，６′……Ｎ型層、７……アイランド領域、
８……ゲート酸化膜、９……ゲート電極、１０…
…ソース電極、１１……ドレイン電極。
示した断面図である。 １……Ｎ型半導体基板、２……Ｎ型エピタキシ
ヤル層、３，４……マスク層、５，５′……Ｐ型
層、６，６′……Ｎ型層、７……アイランド領域、
８……ゲート酸化膜、９……ゲート電極、１０…
…ソース電極、１１……ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板と、該半導体基板の表
面に形成された互いに所定の間隔で対向する部分
を有する他の導電型の第１の領域と、該第１の領
域の前記対向する部分にそれぞれ形成された前記
一導電型の第２の領域と、前記第１の領域の前記
対向する部分間の前記半導体基板表面に形成され
た前記一導電型で前記半導体基板よりも高不純物
濃度の第３の領域と、前記第２の領域間の前記第
１の領域および前記第３の領域上に絶縁膜を介し
て連続的に形成されたゲート電極と、前記第２の
領域に接続するソース電極と、前記半導体基板に
形成されたドレイン電極とを有することを特徴と
する電果効果トランジスタ。 ２ 前記ソース電極は前記第１および第２の領域
に接続されていることを特徴とする特許請求の範
囲第１項記載の電界効果トランジスタ。 ３ 前記ゲート電極下の前記絶縁膜は他の部分の
絶縁膜よりも厚さの薄いことを特徴とする特許請
求の範囲第１項記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62178224A JPS6387771A (ja) | 1987-07-17 | 1987-07-17 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62178224A JPS6387771A (ja) | 1987-07-17 | 1987-07-17 | 電界効果トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5023277A Division JPS53135284A (en) | 1977-04-30 | 1977-04-30 | Production of field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6387771A JPS6387771A (ja) | 1988-04-19 |
| JPH0365026B2 true JPH0365026B2 (ja) | 1991-10-09 |
Family
ID=16044759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62178224A Granted JPS6387771A (ja) | 1987-07-17 | 1987-07-17 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6387771A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3939583B2 (ja) * | 2002-04-24 | 2007-07-04 | 日産自動車株式会社 | 電界効果トランジスタの製造方法 |
| JP4986408B2 (ja) * | 2005-04-22 | 2012-07-25 | ローム株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185381A (ja) * | 1975-01-24 | 1976-07-26 | Hitachi Ltd | |
| JPS5374385A (en) * | 1976-12-15 | 1978-07-01 | Hitachi Ltd | Manufacture of field effect semiconductor device |
-
1987
- 1987-07-17 JP JP62178224A patent/JPS6387771A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6387771A (ja) | 1988-04-19 |
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