JPH0365573B2 - - Google Patents
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- JPH0365573B2 JPH0365573B2 JP60056548A JP5654885A JPH0365573B2 JP H0365573 B2 JPH0365573 B2 JP H0365573B2 JP 60056548 A JP60056548 A JP 60056548A JP 5654885 A JP5654885 A JP 5654885A JP H0365573 B2 JPH0365573 B2 JP H0365573B2
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
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- General Engineering & Computer Science (AREA)
Description
〔発明の技術分野〕
本発明は二進数のデータをオペランドとする並
列乗算器、特に変形Boothのアルゴリズムに基づ
く並列乗算器に係り、データ幅が16ビツト以上の
大規模な乗算器をCMOS（相補性絶縁ゲート型）
集積回路で実現する場合に使用されるものであ
る。 〔発明の技術的背景〕 従来、二進数の並列乗算を高速に実現するため
に種々の方式が提案されている。これらの方式
は、たとえば「日経エレクトロニクス」1978、
５、29号P.76〜89および「コンピユータの高速演
算方式」堀越監訳、近代科学社、1980年、P.129
〜213に詳述されている。 次に、乗算の高速化の一手法として知られてい
る変形Boothのアルゴリズムによる従来の並列乗
算器について説明する。ここで、変形Boothのア
ルゴリズム自体は上記文献に詳しく説明されてい
るので省略し、上記アルゴリズムを実現する並列
乗算器に使用されている基本セルについて以下説
明する。第４図は、公知の変形二次のBoothのア
ルゴリズムに基づき構成される並列乗算器に使用
されている基本セル群のうちの１個の基本セルを
示している。この基本セルにおいて、１はこの基
本セルに割り当てられるビツト位置に対応して与
えられる被乗数データＸのうちの１ビツトのデー
タXiの入力端子、２は上記データXiより１ビツ
ト下位のデータXi−1の入力端子、３および４は
選択制御信号Ｘおよび2Xの入力端子、５は前記
入力端子１および３に２入力端が接続される２入
力のアンドゲート、６は前記入力端子２および４
に２入力端が接続される２入力のアンドゲート、
７は上記アンドゲート５および６の各出力端に２
入力端が接続される２入力のオアゲート、８は反
転制御信号INVの入力端子、９は前記オアゲー
ト７の出力端および上記入力端子８に２入力端が
接続される排他的論理和ゲートであつて、その出
力端は全加算器（Ｆ・Ａ）１０の被加数入力端に
接続されており、１１および１２は各対応して前
段の同一桁に該当する基本セルにおける全加算器
の和出力および前段の１桁下位に該当する基本セ
ルにおける全加算器のキヤリ出力の入力端子であ
つて、前記全加算器１０の加数入力端およびキヤ
リ入力端に接続されており、１３および１４は前
記全加算器１０の和出力およびキヤリ出力の出力
端子である。ここで、前記アンドゲート５，６お
よびオアゲート７により反転機能を持つ２入力１
出力セレクタが形成されており、選択制御信号Ｘ
が“１”レベルになると入力ビツトXiが選択さ
れ、選択制御信号2Xが“１”レベルになると入
力ビツトXi−1が選択される。また、反転制御信
号INVが“１”レベルの場合に上記セレクタの
出力が反転されて出力し、上記反転制御信号
INVが“０”レベルの場合に上記セレクタの出
力がそのまま出力する。 なお、前記選択制御信号Ｘ、2Xおよび反転制
御信号INVは、乗数データｙを以下の論理式に
基づいてデコードするデコーダ（図示せず）によ
り与えられる。ここで、乗数データの３個の連続
するデジツトデータをy2i+2、y2i+1、y2i、その反
転データを2i+2、2i+1、2iで表わす。 Ｘ＝y2iy2i+1 2X＝2i+2・y2i+1・y2i ＋y2i+2・2i+1・2i INV＝2i+2 但し、論理記号、・、＋はそれぞれ排他的論理
和、論理積、論理和を表わす。 〔背景技術の問題点〕 ところで、前記基本セルを二次元配列すること
によつて構成される二次のBoothのアルゴリズム
に基づく並列乗算器は、単に全加算器を二次元配
列して構成される並列乗算器に比較してセル配列
の段数および使用セル数は半減するが、個々のセ
ル内の構成トランジスタ数は増加することにな
る。いま、並列乗算器を消費電力の点で有利な大
規模集積回路の実現に適する全CMOS回路で構
成する場合、前記基本セルにおける全加算器以外
の入力制御回路部（被加数入力の制御論理回路
部）での所要トランジスタ数を算出すると、18個
になる。即ち、前記排他的論理和回路９の構成は
種々の方式が提案されているが、ここでは第５図
中に示すように２入力アンドゲートと２入力ノア
ゲートとが１段として実現された複合ゲート１５
と２入力ノアゲート１６とにより構成するものと
すれば、10個のMOSトランジスタを使用するこ
とになる。また、前記２入力１出力セレクタとし
て第５図中に示すように２個の２入力アンドゲー
トと１個の２入力ノアゲートとを１段の複合ゲー
ト１７で実現するものとすれば、８個のMOSト
ランジスタを使用することになる。 このように、個々のセル内に使用トランジスタ
数が増加することによつて、乗算器のサイズ、消
費電力の増大化を招くのみならず、セル間同志の
配線長も長くなるので信号伝搬速度の低下をもた
らす欠点がある。また、基本セル内における被加
数入力の制御論理回路部の使用トランジスタ数が
多いので、全加算器の被加数入力の速度低下をも
たらす欠点がある。 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、
基本セル内の被加数入力の制御論理回路部で使用
するMOSトランジスタ数を減少でき、基本セル
として全加算器の被加数入力の速度を向上し得る
と共にサイズの小型化および消費電力の低減化が
可能となり、全体としてサイズの小型化、消費電
力の低減化および動作の高速化を実現し得る並列
乗算器を提供するものである。 〔発明の概要〕 即ち、本発明の並列乗算器は、各基本セルにそ
れぞれ対応する被乗数データのデジツトデータ
Xi、その反転データおよびこれらより１ビツ
ト下位のデジツトデータXi−1、その反転データ
Xi−1を供給し、乗数データを所定の論理式に基
いてデコードし、各基本セルに３個の選択制御信
号を択一的に供給することによつて、各基本セル
は５入力１出力セレクタによつて前記４個のデー
タ入力および“１”レベルもしくは“０”レベル
に固定された１個の入力を前記選択制御入力によ
り選択して全加算器の被加数入力とするように構
成したことを特徴とするものである。 したがつて、上記５入力１出力セレクタとして
10個程度の少数のMOSトランジスタにより実現
でき、サイズ、消費電力、動作速度の点で有利に
なる。 〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細
に説明する。第１図において、２０……は二次元
的に配列された基本セル、２１〜２６はオペラン
ドである二進数の被乗数データＸの各デジツトの
正転信号およびその相補信号（反転信号）……
（Xi＋1、＋1）、（Xi、）、（Xi−1、−1
）…
…が与えられるデータ線、２７は乗数データｙの
うち連続する３個のデジツトづつをそれぞれ後述
するような論理式に基いてデコードして選択制御
信号を生成し、これを３本の選択制御信号線２
８，２９……に出力するものである。 第２図は、第１図の並列乗算器のうち代表的に
１個の基本セル２０と、このセルに対応するビツ
ト位置の連続する２デジツト分のデータ線２３〜
２６および選択制御信号線２８1〜２８3を取り出
して詳細に示している。即ち、基本セル２０にお
いて、３１〜３６はそれぞれＮチヤネルMOSト
ランジスタからなるトランスミツシヨンゲート
（以下、TGと略記する）である。TG３１〜３４
の各ドレインは対応して入力端子４１〜４４を介
して前記データ線２３〜２６に接続されており、
上記TG３１，３２の各ソースは共通接続されて
TG３５のドレインに接続され、TG３３，３４
の各ソースは共通接続されてTG３５のドレイン
に接続されている。４５〜４７は前記３本の選択
制御信号線２８1〜２８3に各対応して接続される
入力端子であり、入力端子４５は前記TG３５の
ゲートに接続され、入力端子４６は前記TG３６
のゲートに接続され、入力端子４７は前記TG３
１，３３の各ゲートに接続されると共にCMOS
インバータ３７の入力端に接続されておりこのイ
ンバータ３７の出力端は前記TG３２，３４の各
ゲートに接続されている。３８，３９はＰチヤネ
ルMOSトランジスタからなるTGであり、TG３
８のドレインは固定レベル“０”（接地電位）に
接続され、そのゲートは前記入力端子４５に接続
され、そのソースはTG３９のドレインに接続さ
れ、TG３９のゲートは前記入力端子４６に接続
されている。そして、前記TG３５，３６，３９
の各ソースは共通接続されて全加算器１０の被加
数入力端Xinに接続されている。この全加算器１
０の被加数入力端Sinには、前段の基本セル列に
おける同一桁に該当する基本セル内の全加算器の
和出力が入力端子１１を介して入力する。同じ
く、上記全加算器１０のキヤリ入力端Cinには、
前段の基本セル列における一桁下位に該当する基
本セル内の全加算器のキヤリ出力が入力端子１２
を介して入力する。なお、前段の基本セル列が存
在しない初段の基本セルにあつては、前段からの
入力として固定の“０”レベルが与えられる。１
３および１４は上記全加算器１０の和出力端
Soutおよびキヤリ出力端Coutに接続された出力
端子である。 一方、前記選択制御信号線２８1〜２８3には、
前記デコーダ（第１図２７）から各対応して選択
制御信号Ｓ（Ｘ）、Ｓ（2X）、Ｓ（Ｍ）が与えられ
る。これらの選択制御信号は、乗数データｙのう
ち連続する３個のデジツトy2i+2、y2i+1、y2iが以
下の論理式に基いてデコードされたものであり、
それぞれ“１”レベルがアクテイブである。 Ｓ（Ｘ）＝y2iy2i+1 Ｓ（2X）＝y2i・y2i+1・y2i+2＋y2i・y2i+1・y2i+2 Ｓ（Ｍ）＝y2i+2 (1) ここで、、・、＋はそれぞれ排他的論理和、論
理積、論理和記号である。 次に、上記基本セル２０の動作を説明する。前
式(1)から分るように、３個のデジツトの組み合わ
せに応じて３個の選択制御信号の論理レベルが定
まり、この３個の選択制御信号の論理レベルの組
み合わせに応じて基本セルの５入力のうちのいず
れか１個が選択されて全加算器１０の被加数入力
となる。この場合の組み合わせの詳細を下表に示
している。
列乗算器、特に変形Boothのアルゴリズムに基づ
く並列乗算器に係り、データ幅が16ビツト以上の
大規模な乗算器をCMOS（相補性絶縁ゲート型）
集積回路で実現する場合に使用されるものであ
る。 〔発明の技術的背景〕 従来、二進数の並列乗算を高速に実現するため
に種々の方式が提案されている。これらの方式
は、たとえば「日経エレクトロニクス」1978、
５、29号P.76〜89および「コンピユータの高速演
算方式」堀越監訳、近代科学社、1980年、P.129
〜213に詳述されている。 次に、乗算の高速化の一手法として知られてい
る変形Boothのアルゴリズムによる従来の並列乗
算器について説明する。ここで、変形Boothのア
ルゴリズム自体は上記文献に詳しく説明されてい
るので省略し、上記アルゴリズムを実現する並列
乗算器に使用されている基本セルについて以下説
明する。第４図は、公知の変形二次のBoothのア
ルゴリズムに基づき構成される並列乗算器に使用
されている基本セル群のうちの１個の基本セルを
示している。この基本セルにおいて、１はこの基
本セルに割り当てられるビツト位置に対応して与
えられる被乗数データＸのうちの１ビツトのデー
タXiの入力端子、２は上記データXiより１ビツ
ト下位のデータXi−1の入力端子、３および４は
選択制御信号Ｘおよび2Xの入力端子、５は前記
入力端子１および３に２入力端が接続される２入
力のアンドゲート、６は前記入力端子２および４
に２入力端が接続される２入力のアンドゲート、
７は上記アンドゲート５および６の各出力端に２
入力端が接続される２入力のオアゲート、８は反
転制御信号INVの入力端子、９は前記オアゲー
ト７の出力端および上記入力端子８に２入力端が
接続される排他的論理和ゲートであつて、その出
力端は全加算器（Ｆ・Ａ）１０の被加数入力端に
接続されており、１１および１２は各対応して前
段の同一桁に該当する基本セルにおける全加算器
の和出力および前段の１桁下位に該当する基本セ
ルにおける全加算器のキヤリ出力の入力端子であ
つて、前記全加算器１０の加数入力端およびキヤ
リ入力端に接続されており、１３および１４は前
記全加算器１０の和出力およびキヤリ出力の出力
端子である。ここで、前記アンドゲート５，６お
よびオアゲート７により反転機能を持つ２入力１
出力セレクタが形成されており、選択制御信号Ｘ
が“１”レベルになると入力ビツトXiが選択さ
れ、選択制御信号2Xが“１”レベルになると入
力ビツトXi−1が選択される。また、反転制御信
号INVが“１”レベルの場合に上記セレクタの
出力が反転されて出力し、上記反転制御信号
INVが“０”レベルの場合に上記セレクタの出
力がそのまま出力する。 なお、前記選択制御信号Ｘ、2Xおよび反転制
御信号INVは、乗数データｙを以下の論理式に
基づいてデコードするデコーダ（図示せず）によ
り与えられる。ここで、乗数データの３個の連続
するデジツトデータをy2i+2、y2i+1、y2i、その反
転データを2i+2、2i+1、2iで表わす。 Ｘ＝y2iy2i+1 2X＝2i+2・y2i+1・y2i ＋y2i+2・2i+1・2i INV＝2i+2 但し、論理記号、・、＋はそれぞれ排他的論理
和、論理積、論理和を表わす。 〔背景技術の問題点〕 ところで、前記基本セルを二次元配列すること
によつて構成される二次のBoothのアルゴリズム
に基づく並列乗算器は、単に全加算器を二次元配
列して構成される並列乗算器に比較してセル配列
の段数および使用セル数は半減するが、個々のセ
ル内の構成トランジスタ数は増加することにな
る。いま、並列乗算器を消費電力の点で有利な大
規模集積回路の実現に適する全CMOS回路で構
成する場合、前記基本セルにおける全加算器以外
の入力制御回路部（被加数入力の制御論理回路
部）での所要トランジスタ数を算出すると、18個
になる。即ち、前記排他的論理和回路９の構成は
種々の方式が提案されているが、ここでは第５図
中に示すように２入力アンドゲートと２入力ノア
ゲートとが１段として実現された複合ゲート１５
と２入力ノアゲート１６とにより構成するものと
すれば、10個のMOSトランジスタを使用するこ
とになる。また、前記２入力１出力セレクタとし
て第５図中に示すように２個の２入力アンドゲー
トと１個の２入力ノアゲートとを１段の複合ゲー
ト１７で実現するものとすれば、８個のMOSト
ランジスタを使用することになる。 このように、個々のセル内に使用トランジスタ
数が増加することによつて、乗算器のサイズ、消
費電力の増大化を招くのみならず、セル間同志の
配線長も長くなるので信号伝搬速度の低下をもた
らす欠点がある。また、基本セル内における被加
数入力の制御論理回路部の使用トランジスタ数が
多いので、全加算器の被加数入力の速度低下をも
たらす欠点がある。 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、
基本セル内の被加数入力の制御論理回路部で使用
するMOSトランジスタ数を減少でき、基本セル
として全加算器の被加数入力の速度を向上し得る
と共にサイズの小型化および消費電力の低減化が
可能となり、全体としてサイズの小型化、消費電
力の低減化および動作の高速化を実現し得る並列
乗算器を提供するものである。 〔発明の概要〕 即ち、本発明の並列乗算器は、各基本セルにそ
れぞれ対応する被乗数データのデジツトデータ
Xi、その反転データおよびこれらより１ビツ
ト下位のデジツトデータXi−1、その反転データ
Xi−1を供給し、乗数データを所定の論理式に基
いてデコードし、各基本セルに３個の選択制御信
号を択一的に供給することによつて、各基本セル
は５入力１出力セレクタによつて前記４個のデー
タ入力および“１”レベルもしくは“０”レベル
に固定された１個の入力を前記選択制御入力によ
り選択して全加算器の被加数入力とするように構
成したことを特徴とするものである。 したがつて、上記５入力１出力セレクタとして
10個程度の少数のMOSトランジスタにより実現
でき、サイズ、消費電力、動作速度の点で有利に
なる。 〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細
に説明する。第１図において、２０……は二次元
的に配列された基本セル、２１〜２６はオペラン
ドである二進数の被乗数データＸの各デジツトの
正転信号およびその相補信号（反転信号）……
（Xi＋1、＋1）、（Xi、）、（Xi−1、−1
）…
…が与えられるデータ線、２７は乗数データｙの
うち連続する３個のデジツトづつをそれぞれ後述
するような論理式に基いてデコードして選択制御
信号を生成し、これを３本の選択制御信号線２
８，２９……に出力するものである。 第２図は、第１図の並列乗算器のうち代表的に
１個の基本セル２０と、このセルに対応するビツ
ト位置の連続する２デジツト分のデータ線２３〜
２６および選択制御信号線２８1〜２８3を取り出
して詳細に示している。即ち、基本セル２０にお
いて、３１〜３６はそれぞれＮチヤネルMOSト
ランジスタからなるトランスミツシヨンゲート
（以下、TGと略記する）である。TG３１〜３４
の各ドレインは対応して入力端子４１〜４４を介
して前記データ線２３〜２６に接続されており、
上記TG３１，３２の各ソースは共通接続されて
TG３５のドレインに接続され、TG３３，３４
の各ソースは共通接続されてTG３５のドレイン
に接続されている。４５〜４７は前記３本の選択
制御信号線２８1〜２８3に各対応して接続される
入力端子であり、入力端子４５は前記TG３５の
ゲートに接続され、入力端子４６は前記TG３６
のゲートに接続され、入力端子４７は前記TG３
１，３３の各ゲートに接続されると共にCMOS
インバータ３７の入力端に接続されておりこのイ
ンバータ３７の出力端は前記TG３２，３４の各
ゲートに接続されている。３８，３９はＰチヤネ
ルMOSトランジスタからなるTGであり、TG３
８のドレインは固定レベル“０”（接地電位）に
接続され、そのゲートは前記入力端子４５に接続
され、そのソースはTG３９のドレインに接続さ
れ、TG３９のゲートは前記入力端子４６に接続
されている。そして、前記TG３５，３６，３９
の各ソースは共通接続されて全加算器１０の被加
数入力端Xinに接続されている。この全加算器１
０の被加数入力端Sinには、前段の基本セル列に
おける同一桁に該当する基本セル内の全加算器の
和出力が入力端子１１を介して入力する。同じ
く、上記全加算器１０のキヤリ入力端Cinには、
前段の基本セル列における一桁下位に該当する基
本セル内の全加算器のキヤリ出力が入力端子１２
を介して入力する。なお、前段の基本セル列が存
在しない初段の基本セルにあつては、前段からの
入力として固定の“０”レベルが与えられる。１
３および１４は上記全加算器１０の和出力端
Soutおよびキヤリ出力端Coutに接続された出力
端子である。 一方、前記選択制御信号線２８1〜２８3には、
前記デコーダ（第１図２７）から各対応して選択
制御信号Ｓ（Ｘ）、Ｓ（2X）、Ｓ（Ｍ）が与えられ
る。これらの選択制御信号は、乗数データｙのう
ち連続する３個のデジツトy2i+2、y2i+1、y2iが以
下の論理式に基いてデコードされたものであり、
それぞれ“１”レベルがアクテイブである。 Ｓ（Ｘ）＝y2iy2i+1 Ｓ（2X）＝y2i・y2i+1・y2i+2＋y2i・y2i+1・y2i+2 Ｓ（Ｍ）＝y2i+2 (1) ここで、、・、＋はそれぞれ排他的論理和、論
理積、論理和記号である。 次に、上記基本セル２０の動作を説明する。前
式(1)から分るように、３個のデジツトの組み合わ
せに応じて３個の選択制御信号の論理レベルが定
まり、この３個の選択制御信号の論理レベルの組
み合わせに応じて基本セルの５入力のうちのいず
れか１個が選択されて全加算器１０の被加数入力
となる。この場合の組み合わせの詳細を下表に示
している。
上述したように本発明の並列乗算器によれば、
基本セル内の被加数入力の制御論理回路部で使用
するMOSトランジスタ数を減少でき、基本セル
での全加算器の被加数入力の速度を向上し得ると
共にサイズの小型化、消費電力の低減化が可能に
なる。しかも、必要な選択制御信号は３個で済
み、乗数デコーダの構成および選択制御信号線の
配線が簡単である。したがつて、全体としてサイ
ズの小型化、消費電力の低減化および動作の高速
化を実現できる。
基本セル内の被加数入力の制御論理回路部で使用
するMOSトランジスタ数を減少でき、基本セル
での全加算器の被加数入力の速度を向上し得ると
共にサイズの小型化、消費電力の低減化が可能に
なる。しかも、必要な選択制御信号は３個で済
み、乗数デコーダの構成および選択制御信号線の
配線が簡単である。したがつて、全体としてサイ
ズの小型化、消費電力の低減化および動作の高速
化を実現できる。
第１図は本発明の並列乗算器の一部を示す構成
説明図、第２図は第１図中の基本セルの一例を示
す回路図、第３図は第２図の基本セルの変形例を
示す回路図、第４図は従来の変形二次のBoothの
アルゴリズムに基づく並列乗算器で使用される基
本セルを示す回路図、第５図は第１図中の被加数
入力制御論理回路部を示す回路図である。 １０……全加算器、１１，１２，４１〜４７…
…入力端子、１３，１４……出力端子、２０，２
０′……基本セル、２１〜２６……データ線、２
７……デコーダ、２８，２８1〜２８3，２９……
選択制御信号線、３１〜３６，３８，３９……ト
ランスミツシヨンゲート、３７，４０……
CMOSインバータ。
説明図、第２図は第１図中の基本セルの一例を示
す回路図、第３図は第２図の基本セルの変形例を
示す回路図、第４図は従来の変形二次のBoothの
アルゴリズムに基づく並列乗算器で使用される基
本セルを示す回路図、第５図は第１図中の被加数
入力制御論理回路部を示す回路図である。 １０……全加算器、１１，１２，４１〜４７…
…入力端子、１３，１４……出力端子、２０，２
０′……基本セル、２１〜２６……データ線、２
７……デコーダ、２８，２８1〜２８3，２９……
選択制御信号線、３１〜３６，３８，３９……ト
ランスミツシヨンゲート、３７，４０……
CMOSインバータ。
Claims (1)
- 【特許請求の範囲】 １ 被乗数データおよび乗数データに基いて二次
元的に配列される複数個の基本セルと、この各基
本セルにそれぞれ対応する被乗数データのデジツ
トデータXi、その反転データおよびこれらよ
り１ビツト下位のデジツトデータXi−1、その反
転データ−1をそれぞれ供給するデータ線と、
乗数データを所定の論理式に基いてデコードし、
各基本セルに３本の選択制御線を介して択一的に
選択制御信号を供給する乗数デコーダとを具備
し、前記基本セルは５入力１出力セレクタによつ
て前記３本の選択制御線からの選択制御信号入力
に応じて前記各データ線からの４個のデータ入力
および“１”レベルあるいは“０”レベルに固定
された１個の入力のうち１個の出力を選択して全
加算器の被加数入力とし、この全加算器の加数入
力およびキヤリ入力として前段の基本セル列から
の所定の和出力およびキヤリ出力が各対応して入
力することを特徴とする並列乗算器。 ２ 前記乗数デコーダは、乗数データｙの連続す
る３個のデジツトデータy2i+2、y2i+1、y2iを次の
論理式 y2iy2i+1 y2i・y2i+1・2i+2＋2i ・2i+1・y2i+2 2i+2 （但し、は排他的論理和記号、・は論理積記号、
＋は論理和記号）に基いてデコードすることを特
徴とする前記特許請求の範囲第１項記載の並列乗
算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056548A JPS61214027A (ja) | 1985-03-20 | 1985-03-20 | 並列乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056548A JPS61214027A (ja) | 1985-03-20 | 1985-03-20 | 並列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214027A JPS61214027A (ja) | 1986-09-22 |
| JPH0365573B2 true JPH0365573B2 (ja) | 1991-10-14 |
Family
ID=13030143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056548A Granted JPS61214027A (ja) | 1985-03-20 | 1985-03-20 | 並列乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214027A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081593B2 (ja) * | 1990-03-20 | 1996-01-10 | 富士通株式会社 | 乗算器 |
-
1985
- 1985-03-20 JP JP60056548A patent/JPS61214027A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61214027A (ja) | 1986-09-22 |
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