JPH0365663B2 - - Google Patents
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- JPH0365663B2 JPH0365663B2 JP58173197A JP17319783A JPH0365663B2 JP H0365663 B2 JPH0365663 B2 JP H0365663B2 JP 58173197 A JP58173197 A JP 58173197A JP 17319783 A JP17319783 A JP 17319783A JP H0365663 B2 JPH0365663 B2 JP H0365663B2
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- bias
- voltage
- logic
- transistor
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、集積回路装置に関し、特に複数の回
路ユニツトにバイアス電源を供給するバイアス供
給回路の構成を簡略化した集積回路装置に関す
る。
路ユニツトにバイアス電源を供給するバイアス供
給回路の構成を簡略化した集積回路装置に関す
る。
例えばECL（エミツタカツプルドロジツク）回
路によつて構成された論理回路等においては、各
論理回路の定電流源回路等に複数のバイアス電圧
を供給する必要がある。したがつて、このような
論理回路を多数含む集積回路装置においては各論
理回路にバイアス電圧を供給するためのバイアス
回路がかなり大がかりなものとなるとともに、バ
イアス回路自体の消費電力が大きくなる恐れがあ
る。したがつて、バイアス回路の回路構成を工夫
することによつてこれらの併害を除去する必要が
ある。
路によつて構成された論理回路等においては、各
論理回路の定電流源回路等に複数のバイアス電圧
を供給する必要がある。したがつて、このような
論理回路を多数含む集積回路装置においては各論
理回路にバイアス電圧を供給するためのバイアス
回路がかなり大がかりなものとなるとともに、バ
イアス回路自体の消費電力が大きくなる恐れがあ
る。したがつて、バイアス回路の回路構成を工夫
することによつてこれらの併害を除去する必要が
ある。
第１図は、従来形のECL型集積回路装置の構
成を示す。同図の装置は、複数の論理部１−１，
１−２，……，１−ｎとこれらの各論理部にそれ
ぞれ２種類のバイアス電圧VREFおよびVCSを供給
するバイアス部２−１，２−２，……，２−ｎを
具備する。各バイアス電圧VREFおよびVCSは各論
理部１−１，１−２，……，１−ｎのECL回路
の電流スイツチ回路の基準電圧および定電流源回
路の基準電圧として用いられる。
成を示す。同図の装置は、複数の論理部１−１，
１−２，……，１−ｎとこれらの各論理部にそれ
ぞれ２種類のバイアス電圧VREFおよびVCSを供給
するバイアス部２−１，２−２，……，２−ｎを
具備する。各バイアス電圧VREFおよびVCSは各論
理部１−１，１−２，……，１−ｎのECL回路
の電流スイツチ回路の基準電圧および定電流源回
路の基準電圧として用いられる。
第１図の回路装置においては、装置全体の回路
構成が簡単であり各回路間の配線量が少ないとい
う利点があるが、各バイアス部２−１，２−２，
……，２−ｎとしてすべて安定化されたバイアス
電圧発生回路を用いる必要があるため、バイアス
部自体の内部回路が複雑になるとともに、バイア
ス部における消費電力が大きくなるという不都合
があつた。
構成が簡単であり各回路間の配線量が少ないとい
う利点があるが、各バイアス部２−１，２−２，
……，２−ｎとしてすべて安定化されたバイアス
電圧発生回路を用いる必要があるため、バイアス
部自体の内部回路が複雑になるとともに、バイア
ス部における消費電力が大きくなるという不都合
があつた。
第２図は、他の従来形のECL回路装置の構成
を示す。同図の装置においては、バイアス部が１
つの共通バイアス回路３と各論理部１−１，１−
２，……，１−ｎに対応する複数の内部バイアス
回路４−１，４−２，……，４−ｎに分離されて
いる。共通バイアス回路３は各内部バイアス回路
４−１，４−２，……，４−ｎに安定化された２
種類のバイアス電圧V′BBおよびV′BBを供給する。
各内部バイアス回路は、共通バイアス回路３から
の電圧V′BBおよびVBBに基づき２種類のバイアス
電圧VREFおよびVCSを作成して各論理部に供給す
る。
を示す。同図の装置においては、バイアス部が１
つの共通バイアス回路３と各論理部１−１，１−
２，……，１−ｎに対応する複数の内部バイアス
回路４−１，４−２，……，４−ｎに分離されて
いる。共通バイアス回路３は各内部バイアス回路
４−１，４−２，……，４−ｎに安定化された２
種類のバイアス電圧V′BBおよびV′BBを供給する。
各内部バイアス回路は、共通バイアス回路３から
の電圧V′BBおよびVBBに基づき２種類のバイアス
電圧VREFおよびVCSを作成して各論理部に供給す
る。
第３図は、上述の各論理部１−１，１−２，…
…，１−ｎの内部回路の１例としての基本ECL
ゲート回路を示す。同図の回路は、エミツタが共
通接続されたトランジスタQ1，Q2およびQ3、ト
ランジスタQ1，Q2およびQ3の共通エミツタと電
源VB1間に挿入された定電流源回路を構成するト
ランジスタQ4および抵抗R3、それぞれ出力用エ
ミツタホロワ回路を構成するトランジスタQ5お
よび抵抗R4、およびトランジスタQ6および抵抗
R5、共通接続されたトランジスタQ1およびQ2の
コレクタと電源VA1間に挿入されたコレクタ抵抗
R1、およびトランジスタQ3のコレクタ抵抗R2等
によつて構成される。トランジスタQ3のベース
およびトランジスタQ4のベースにはそれぞれ前
記のバイアス電圧VREFおよびVCSが供給されてい
る。
…，１−ｎの内部回路の１例としての基本ECL
ゲート回路を示す。同図の回路は、エミツタが共
通接続されたトランジスタQ1，Q2およびQ3、ト
ランジスタQ1，Q2およびQ3の共通エミツタと電
源VB1間に挿入された定電流源回路を構成するト
ランジスタQ4および抵抗R3、それぞれ出力用エ
ミツタホロワ回路を構成するトランジスタQ5お
よび抵抗R4、およびトランジスタQ6および抵抗
R5、共通接続されたトランジスタQ1およびQ2の
コレクタと電源VA1間に挿入されたコレクタ抵抗
R1、およびトランジスタQ3のコレクタ抵抗R2等
によつて構成される。トランジスタQ3のベース
およびトランジスタQ4のベースにはそれぞれ前
記のバイアス電圧VREFおよびVCSが供給されてい
る。
第３図の回路においては、入力端子IN1または
IN2に印加される信号のうち少なくとも１つが高
レベルであればトランジスタQ3がカツトオフし
出力端子ORの電圧が高レベル、出力端子NORの
電圧が低レベルになる。入力端子IN1およびIN2
の電位がいずれも低レベルの場合にはトランジス
タQ1およびQ2が共にカツトオフしトランジスタ
Q3がオンとなるから、出力端子ORの電圧が低レ
ベル、出力端子NORの電圧が高レベルとなる。
したがつて、第３図の回路はSR論理ゲートまた
はNOR論理ゲートとして動作する。
IN2に印加される信号のうち少なくとも１つが高
レベルであればトランジスタQ3がカツトオフし
出力端子ORの電圧が高レベル、出力端子NORの
電圧が低レベルになる。入力端子IN1およびIN2
の電位がいずれも低レベルの場合にはトランジス
タQ1およびQ2が共にカツトオフしトランジスタ
Q3がオンとなるから、出力端子ORの電圧が低レ
ベル、出力端子NORの電圧が高レベルとなる。
したがつて、第３図の回路はSR論理ゲートまた
はNOR論理ゲートとして動作する。
第４図は、第２図の装置に用いられている共通
バイアス回路３の構成を示す。第４図の回路は、
トランジスタQ7，Q8，……，Q11、抵抗R6，R7，
……，R14、およびダイオードD1を具備する。
バイアス回路３の構成を示す。第４図の回路は、
トランジスタQ7，Q8，……，Q11、抵抗R6，R7，
……，R14、およびダイオードD1を具備する。
第４図の回路においては、トランジスタQ10の
ベースと電源VB2間の電圧がダイオードD1によつ
て規制されているから、トランジスタQ10のコレ
クタ電流がほぼ一定となる。したがつて、抵抗
R7の両端電圧がほぼ一定となりトランジスタQ7
のベース電圧が一定となるから出力バイアス電圧
VREFもほぼ一定となる。また、抵抗R14は通常抵
抗値が０ないし極めて小なる値とされるから、該
トランジスタQ11のベース電圧がほぼ一定とな
る。したがつて、抵抗R9の電圧降下が一定であ
ることと相俟つてトランジスタQ9のベース電圧
がほぼ一定値となり、出力バイアス電圧VCSも一
定値となる。なお、第４図の回路においては、出
力バイアス電圧VREFおよびVCSを直接論理部に供
給することもできる。第２図の装置においては共
通バイアス回路から基準電圧V′BBおよびVBBを取
り出して各内部バイアス回路に供給しているが、
これらの各電圧V′BBおよびVBBはそれぞれトラン
ジスタQ7のベースおよびトランジスタQ8（Q9）の
ベースから出力される。
ベースと電源VB2間の電圧がダイオードD1によつ
て規制されているから、トランジスタQ10のコレ
クタ電流がほぼ一定となる。したがつて、抵抗
R7の両端電圧がほぼ一定となりトランジスタQ7
のベース電圧が一定となるから出力バイアス電圧
VREFもほぼ一定となる。また、抵抗R14は通常抵
抗値が０ないし極めて小なる値とされるから、該
トランジスタQ11のベース電圧がほぼ一定とな
る。したがつて、抵抗R9の電圧降下が一定であ
ることと相俟つてトランジスタQ9のベース電圧
がほぼ一定値となり、出力バイアス電圧VCSも一
定値となる。なお、第４図の回路においては、出
力バイアス電圧VREFおよびVCSを直接論理部に供
給することもできる。第２図の装置においては共
通バイアス回路から基準電圧V′BBおよびVBBを取
り出して各内部バイアス回路に供給しているが、
これらの各電圧V′BBおよびVBBはそれぞれトラン
ジスタQ7のベースおよびトランジスタQ8（Q9）の
ベースから出力される。
第５図は、内部バイアス回路の１例を示す。同
図の回路は、電源VA3とVB3との間に直列接続さ
れたトランジスタQ12およびQ13、抵抗R15および
ダイオードD2によつて構成される。トランジス
タQ12およびQ13のベースにはそれぞれ共通バイ
アス回路から基準電圧V′BBがよびVBBが印加され
る。そして、トランジスタQ12およびQ13のエミ
ツタからそれぞれバイアス電圧VREFおよびVCSが
取り出されて論理部に供給される。
図の回路は、電源VA3とVB3との間に直列接続さ
れたトランジスタQ12およびQ13、抵抗R15および
ダイオードD2によつて構成される。トランジス
タQ12およびQ13のベースにはそれぞれ共通バイ
アス回路から基準電圧V′BBがよびVBBが印加され
る。そして、トランジスタQ12およびQ13のエミ
ツタからそれぞれバイアス電圧VREFおよびVCSが
取り出されて論理部に供給される。
第２図から第５図までの回路によつて示される
回路装置においては、各論理部１−１，１−２，
１−ｎと内部バイアス回路４−１，４−２，…
…，４−ｎとの間にそれぞれ２本ずつの結線を設
ける必要があるとともに、共通バイアス回路３か
ら各内部バイアス回路４−１，４−２，……，４
−ｎにそれぞれ２本ずつの結線を設ける必要があ
る。このためバイアス部の配線量が多くなり、信
頼性が低下するとともに回路の集積度を高めるこ
とが困難になる等の不都合があつた。
回路装置においては、各論理部１−１，１−２，
１−ｎと内部バイアス回路４−１，４−２，…
…，４−ｎとの間にそれぞれ２本ずつの結線を設
ける必要があるとともに、共通バイアス回路３か
ら各内部バイアス回路４−１，４−２，……，４
−ｎにそれぞれ２本ずつの結線を設ける必要があ
る。このためバイアス部の配線量が多くなり、信
頼性が低下するとともに回路の集積度を高めるこ
とが困難になる等の不都合があつた。
本発明の目的は、前述の従来形における問題点
に鑑み、集積回路装置において、バイアス部を内
部バイアス回路と共通バイアス回路に分割し、共
通バイアス回路から１種類の安定化された電源を
内部バイアス回路に供給し、内部バイアス回路に
おいて所要の種類のバイアス電源を発生させると
いう構想に基づき、各回路間の配線量を減少さ
せ、回路の信頼性を向上させるとともに集積度の
向上を図ることにある。
に鑑み、集積回路装置において、バイアス部を内
部バイアス回路と共通バイアス回路に分割し、共
通バイアス回路から１種類の安定化された電源を
内部バイアス回路に供給し、内部バイアス回路に
おいて所要の種類のバイアス電源を発生させると
いう構想に基づき、各回路間の配線量を減少さ
せ、回路の信頼性を向上させるとともに集積度の
向上を図ることにある。
そしてこの目的は、本発明によれば、
(a) チツプ中央部に複数の回路セルが配置された
回路セルアレイが設けられ、 (b) 該回路セルアレイの周囲に共通バイアス発生
部が設けられ、 (c) 第１の電源配線と第２の電源配線とが配線さ
れ、 (d) 前記共通バイアス発生部は該第２の電源配線
の電圧レベルに対し一定レベルにある単一の共
通バイアス電圧を発生し、 (e) 前記回路セルは、 該第１の電源配線側に接続され、エミツタが
共通接続された少くとも２個の論理用トランジ
スタと、該第２の電源配線側に接続され、該論
理用トランジスタに定電流を供給する定電流源
手段とを有する論理回路部と、および、 前記共通バイアス電圧を入力し、該論理用ト
ランジスタの一方のベースに供給される論理用
内部バイアス電圧と該定電流源手段に供給され
る定電流源用内部バイアス電圧とを発生する内
部バイアス発生部を具備し、 (f) 該定電流源用内部バイアス電圧は該共通バイ
アス電圧に対し一定レベルにあり、該論理用内
部バイアス電圧は所定のレベルに設定されてい
る、 ことを特徴とする集積回路装置を提供することに
よつて達成される。
回路セルアレイが設けられ、 (b) 該回路セルアレイの周囲に共通バイアス発生
部が設けられ、 (c) 第１の電源配線と第２の電源配線とが配線さ
れ、 (d) 前記共通バイアス発生部は該第２の電源配線
の電圧レベルに対し一定レベルにある単一の共
通バイアス電圧を発生し、 (e) 前記回路セルは、 該第１の電源配線側に接続され、エミツタが
共通接続された少くとも２個の論理用トランジ
スタと、該第２の電源配線側に接続され、該論
理用トランジスタに定電流を供給する定電流源
手段とを有する論理回路部と、および、 前記共通バイアス電圧を入力し、該論理用ト
ランジスタの一方のベースに供給される論理用
内部バイアス電圧と該定電流源手段に供給され
る定電流源用内部バイアス電圧とを発生する内
部バイアス発生部を具備し、 (f) 該定電流源用内部バイアス電圧は該共通バイ
アス電圧に対し一定レベルにあり、該論理用内
部バイアス電圧は所定のレベルに設定されてい
る、 ことを特徴とする集積回路装置を提供することに
よつて達成される。
以下、図面により本発明の実施例を説明する。
第６図は、本発明の１実施例に係わる集積回路装
置の概略の構成を示す。同図の装置においては、
バイアス部が共通バイアス回路５と各論理部１−
１，１−２，……，１−ｎにそれぞれバイアス電
圧VREFおよびVCSを供給する内部バイアス回路６
−１，６−２，……，６−ｎとによつて構成され
ている。但し、第２図の装置と異なり、共通バイ
アス回路６から各内部バイアス回路６−１，６−
２，……，６−ｎに供給される基準電圧が一種類
の電圧VBBのみとなつており、各内部バイアス回
路６−１，６−２，……，６−ｎ内においてこの
電圧VBBから２種類のバイアス電圧VREFおよび
VCSを生成している。
第６図は、本発明の１実施例に係わる集積回路装
置の概略の構成を示す。同図の装置においては、
バイアス部が共通バイアス回路５と各論理部１−
１，１−２，……，１−ｎにそれぞれバイアス電
圧VREFおよびVCSを供給する内部バイアス回路６
−１，６−２，……，６−ｎとによつて構成され
ている。但し、第２図の装置と異なり、共通バイ
アス回路６から各内部バイアス回路６−１，６−
２，……，６−ｎに供給される基準電圧が一種類
の電圧VBBのみとなつており、各内部バイアス回
路６−１，６−２，……，６−ｎ内においてこの
電圧VBBから２種類のバイアス電圧VREFおよび
VCSを生成している。
第６図の装置における共通バイアス回路５とし
ては、例えば第４図に示される回路が用いられる
が、出力電圧V′BBは配線されない。また、内部バ
イアス回路としては例えば第７図ａからｃに示さ
れるものが用いられる。第７図ａに示す回路は、
電源VA3とVB3との間に直列接続されたトランジ
スタQ14およびQ15、抵抗R16、およびダイオード
D3の回路と、同じ電源VA3およびVB3間に直列に
挿入された抵抗R17、トランジスタQ16、抵抗
R18、およびダイオードD4の回路を具備する。ト
ランジスタQ15とQ16のベースは共通接続されて
共通バイアス回路からの基準電源VBBを受ける。
またトランジスタQ16のコレクタはトランジスタ
Q14のベースに接続されている。
ては、例えば第４図に示される回路が用いられる
が、出力電圧V′BBは配線されない。また、内部バ
イアス回路としては例えば第７図ａからｃに示さ
れるものが用いられる。第７図ａに示す回路は、
電源VA3とVB3との間に直列接続されたトランジ
スタQ14およびQ15、抵抗R16、およびダイオード
D3の回路と、同じ電源VA3およびVB3間に直列に
挿入された抵抗R17、トランジスタQ16、抵抗
R18、およびダイオードD4の回路を具備する。ト
ランジスタQ15とQ16のベースは共通接続されて
共通バイアス回路からの基準電源VBBを受ける。
またトランジスタQ16のコレクタはトランジスタ
Q14のベースに接続されている。
第７図ａの回路においては、入力基準電圧VBB
の値が一定であれば出力バイアス電圧VCSの値も
ほぼ一定となる。また、トランジスタQ16のエミ
ツタベース電圧が一定であるから、該トランジス
タQ16のコレクタ電流もほぼ一定となる。したが
つて、抵抗R17の両端電圧が一定となり、電源
VA3の電圧が一定であればトランジスタQ14のベ
ース電圧が一定となるから出力バイアス電圧VREF
もほぼ一定となる。なお、出力バイアス電圧VCS
はトランジスタQ15のエミツトあるいはトランジ
スタQ16のエミツタの双方から取り出すことが可
能である。このような回路により、一定の入力基
準電圧VBBに基づき２種類の安定化されたバイア
ス電圧VREFおよびVCSを生成することができる。
の値が一定であれば出力バイアス電圧VCSの値も
ほぼ一定となる。また、トランジスタQ16のエミ
ツタベース電圧が一定であるから、該トランジス
タQ16のコレクタ電流もほぼ一定となる。したが
つて、抵抗R17の両端電圧が一定となり、電源
VA3の電圧が一定であればトランジスタQ14のベ
ース電圧が一定となるから出力バイアス電圧VREF
もほぼ一定となる。なお、出力バイアス電圧VCS
はトランジスタQ15のエミツトあるいはトランジ
スタQ16のエミツタの双方から取り出すことが可
能である。このような回路により、一定の入力基
準電圧VBBに基づき２種類の安定化されたバイア
ス電圧VREFおよびVCSを生成することができる。
第７図ｂは、内部バイアス回路の他の例を示
す。同図の回路は、電源VA3とVB3間に接続され
た抵抗R19、トランジスタQ17、抵抗R20、および
ダイオードD5の直列回路と、同じ電源VA3および
VB3間に接続されトランジスタQ18および抵抗R21
からなるエミツタホロワ回路を具備する。
す。同図の回路は、電源VA3とVB3間に接続され
た抵抗R19、トランジスタQ17、抵抗R20、および
ダイオードD5の直列回路と、同じ電源VA3および
VB3間に接続されトランジスタQ18および抵抗R21
からなるエミツタホロワ回路を具備する。
第７図ｂの回路は、第７図ａの回路におけるト
ランジスタQ15およびダイオードD3を除去した回
路と等価である。したがつて、バイアス電圧VCS
はトランジスタQ17のエミツタから取り出される
のみである。但し、第７図ｂの回路においては共
通バイアス回路から供給される基準電圧VBBが１
個のトランジスタQ17に印加されるのみであるた
め、共通バイアス回路の負荷を軽くすることが可
能になる。
ランジスタQ15およびダイオードD3を除去した回
路と等価である。したがつて、バイアス電圧VCS
はトランジスタQ17のエミツタから取り出される
のみである。但し、第７図ｂの回路においては共
通バイアス回路から供給される基準電圧VBBが１
個のトランジスタQ17に印加されるのみであるた
め、共通バイアス回路の負荷を軽くすることが可
能になる。
第７図ｃは、内部バイアス回路のさらに他の例
を示す。同図の回路は、電源VA3とVB3間に接続
された抵抗R22、トランジスタQ19、抵抗R23、お
よびダイオードD6の直列回路と、同じ電源間に
接続されたトランジスタQ20およびQ21、そして
抵抗R24の直列回路とを具備する。この回路にお
いても前記各回路の場合と同様にトランジスタ
Q19のコレクタおよびエミツタ電圧が一定とな
り、したがつて安定化されたバイアス電圧VREFお
よびVCSを出力することが可能である。ところ
が、第７図ｂの回路においては、共通バイアス回
路からの基準電圧VBBが切られた場合にもトラン
ジスタQ18および抵抗R21の直列回路に電流が流
れ回路が電力を消費するのに対し、第７図ｃの回
路においては基準電圧VBBが切られるとトランジ
スタQ19およびQ21がともにカツトオフ状態とな
るため無駄な電流が流れることはない。
を示す。同図の回路は、電源VA3とVB3間に接続
された抵抗R22、トランジスタQ19、抵抗R23、お
よびダイオードD6の直列回路と、同じ電源間に
接続されたトランジスタQ20およびQ21、そして
抵抗R24の直列回路とを具備する。この回路にお
いても前記各回路の場合と同様にトランジスタ
Q19のコレクタおよびエミツタ電圧が一定とな
り、したがつて安定化されたバイアス電圧VREFお
よびVCSを出力することが可能である。ところ
が、第７図ｂの回路においては、共通バイアス回
路からの基準電圧VBBが切られた場合にもトラン
ジスタQ18および抵抗R21の直列回路に電流が流
れ回路が電力を消費するのに対し、第７図ｃの回
路においては基準電圧VBBが切られるとトランジ
スタQ19およびQ21がともにカツトオフ状態とな
るため無駄な電流が流れることはない。
なお、第７図ａからｃまでの各回路において
は、バイアス電圧VREFの値はそれぞれ抵抗R17，
R19、およびR22を調整することによつて種々の
レベルに設定することが可能である。
は、バイアス電圧VREFの値はそれぞれ抵抗R17，
R19、およびR22を調整することによつて種々の
レベルに設定することが可能である。
第８図ａは、本発明の１実施例に係わる集積回
路装置内の各回路のチツプ上のレイアウトの１例
を示す。同図において、７は半導体チツプ、８は
ボンデイングパツド、９は回路セルであつて内部
バイアス回路と論理部を含むものである。即ち、
同図の構成においては、回路セル９がアレイ状に
配置されたセル領域９ａの例えば両端部に、共通
バイアス回路５が配列されて共通バイアス回路領
域５ａが構成されている。そして、各共通バイア
ス回路５から同じ列の回路セルに必要に応じて基
準電圧VBBを供給するための配線が施されてい
る。第８図ａの例においては、回路セルが14列×
11行のマトリツクス状に配列されており、これら
の回路セルに回路セル内の回路の種類と特性とに
よつて基準電圧VBBを必要とするものにのみ結線
を行い電圧を供給することにより、消費電力の軽
減を図つている。
路装置内の各回路のチツプ上のレイアウトの１例
を示す。同図において、７は半導体チツプ、８は
ボンデイングパツド、９は回路セルであつて内部
バイアス回路と論理部を含むものである。即ち、
同図の構成においては、回路セル９がアレイ状に
配置されたセル領域９ａの例えば両端部に、共通
バイアス回路５が配列されて共通バイアス回路領
域５ａが構成されている。そして、各共通バイア
ス回路５から同じ列の回路セルに必要に応じて基
準電圧VBBを供給するための配線が施されてい
る。第８図ａの例においては、回路セルが14列×
11行のマトリツクス状に配列されており、これら
の回路セルに回路セル内の回路の種類と特性とに
よつて基準電圧VBBを必要とするものにのみ結線
を行い電圧を供給することにより、消費電力の軽
減を図つている。
第８図ｂは、各回路セル９の構成例を示す。同
図の回路セルは、４つの論理部１０−１，１０−
２，１０−３，１０−４および１つの内部バイア
ス回路１１を具備する。そして、内部バイアス回
路１１から各論理部に２種類のバイアス電圧VREF
およびVCSを供給するための結線が施されてい
る。また、内部バイアス回路１１には共通バイア
ス回路からの基準電圧VBBを供給するための結線
が行なわれている。
図の回路セルは、４つの論理部１０−１，１０−
２，１０−３，１０−４および１つの内部バイア
ス回路１１を具備する。そして、内部バイアス回
路１１から各論理部に２種類のバイアス電圧VREF
およびVCSを供給するための結線が施されてい
る。また、内部バイアス回路１１には共通バイア
ス回路からの基準電圧VBBを供給するための結線
が行なわれている。
なお、第８図ａおよびｂに示す構成において、
各共通バイアス回路５は各回路セル内の内部バイ
アス回路１１を介して論理部にバイアス電圧を共
給しているが、各共通バイアス回路５として例え
ば第４図に示すような回路を有するものを用いた
場合には、共通バイアス回路から直接バイアス電
圧VREFおよびVCSを各回路に供給することも可能
であり、特に半導体チツプ７の周辺に配置された
図示しない入出力バツフア回路等にバイアス電圧
を供給する場合に好都合である。
各共通バイアス回路５は各回路セル内の内部バイ
アス回路１１を介して論理部にバイアス電圧を共
給しているが、各共通バイアス回路５として例え
ば第４図に示すような回路を有するものを用いた
場合には、共通バイアス回路から直接バイアス電
圧VREFおよびVCSを各回路に供給することも可能
であり、特に半導体チツプ７の周辺に配置された
図示しない入出力バツフア回路等にバイアス電圧
を供給する場合に好都合である。
このように、本発明によれば、共通バイアス回
路から内部バイアス回路に供給される基準電圧が
１種類でよいため、集積回路装置の内部配線数が
減少し信頼性が向上するとともに集積度を上り高
めることが可能になる。また、各論理回路部ごと
にバイアス部を設ける場合に比べて消費電力を大
幅に軽減することができる。さらに、各内部バイ
アス回路にも複数の論理部を接続することができ
るから単位ゲートあたりの平均消費電力をさらに
減少させることが可能になる。
路から内部バイアス回路に供給される基準電圧が
１種類でよいため、集積回路装置の内部配線数が
減少し信頼性が向上するとともに集積度を上り高
めることが可能になる。また、各論理回路部ごと
にバイアス部を設ける場合に比べて消費電力を大
幅に軽減することができる。さらに、各内部バイ
アス回路にも複数の論理部を接続することができ
るから単位ゲートあたりの平均消費電力をさらに
減少させることが可能になる。
第１図および第２図は従来形の集積回路装置の
構成を示すブロツク回路図、第３図は論理部の１
例を示す電気回路図、第４図は共通バイアス回路
の１例を示す電気回路図、第５図は従来形の集積
回路装置に用いられている内部バイアス回路の構
成を示す電気回路図、第６図は本発明の１実施例
に係わる集積回路装置の構成を示すブロツク回路
図、第７図ａ，ｂ，ｃはそれぞれ第６図の装置に
用いられている内部バイアス回路の構成を示す電
気回路図、第８図ａは本発明の１実施例に係わる
集積回路装置の半導体チツプ上における各回路の
配置を示す平面図、そして第８図ｂは第８図ａの
装置における回路セルの詳細な構造を示す説明図
である。 １−１，１−２，……，１−ｎ……論理部、２
−１，２−２，……，２−ｎ……バイアス部、３
……共通バイアス回路、４−１，４−２，……，
４−ｎ……内部バイアス回路、５……共通バイア
ス回路、６−１，６−２，６−ｎ，……内部バイ
アス回路、７……半導体チツプ、８……ボンデイ
ングパツド、９……回路セル、１０−１，１０−
２，１０−３，１０−４……論理部、１１……内
部バイアス回路、５ａ……共通バイアス回路領
域、９ａ……回路セル領域、Q1，Q2，……，Q21
……トランジスタ、R1，R2，……，R24……抵
抗、D1，D2，……，D6……ダイオード。
構成を示すブロツク回路図、第３図は論理部の１
例を示す電気回路図、第４図は共通バイアス回路
の１例を示す電気回路図、第５図は従来形の集積
回路装置に用いられている内部バイアス回路の構
成を示す電気回路図、第６図は本発明の１実施例
に係わる集積回路装置の構成を示すブロツク回路
図、第７図ａ，ｂ，ｃはそれぞれ第６図の装置に
用いられている内部バイアス回路の構成を示す電
気回路図、第８図ａは本発明の１実施例に係わる
集積回路装置の半導体チツプ上における各回路の
配置を示す平面図、そして第８図ｂは第８図ａの
装置における回路セルの詳細な構造を示す説明図
である。 １−１，１−２，……，１−ｎ……論理部、２
−１，２−２，……，２−ｎ……バイアス部、３
……共通バイアス回路、４−１，４−２，……，
４−ｎ……内部バイアス回路、５……共通バイア
ス回路、６−１，６−２，６−ｎ，……内部バイ
アス回路、７……半導体チツプ、８……ボンデイ
ングパツド、９……回路セル、１０−１，１０−
２，１０−３，１０−４……論理部、１１……内
部バイアス回路、５ａ……共通バイアス回路領
域、９ａ……回路セル領域、Q1，Q2，……，Q21
……トランジスタ、R1，R2，……，R24……抵
抗、D1，D2，……，D6……ダイオード。
Claims (1)
- 【特許請求の範囲】 １ (a) チツプ中央部に複数の回路セルが配置さ
れた回路セルアレイが設けられ、 (b) 該回路セルアレイの周囲に共通バイアス発生
部が設けられ、 (c) 第１の電源配線と第２の電源配線とが配設さ
れ、 (d) 前記共通バイアス発生部は該第２の電源配線
の電圧レベルに対し一定レベルにある単一の共
通バイアス電圧を発生し、 (e) 前記回路セルは、 該第１の電源配線側に接続され、エミツタが
共通接続された少くとも２個の論理用トランジ
スタと、該第２の電源配線側に接続され、該論
理用トランジスタに定電流を供給する定電流源
手段とを有する論理回路部と、および、 前記共通バイアス電圧を入力し、該論理用ト
ランジスタの一方のベースに供給される論理用
内部バイアス電圧と該定電流源手段に供給され
る定電流源用内部バイアス電圧とを発生する内
部バイアス発生部を具備し、 (f) 該定電流源用内部バイアス電圧は該共通バイ
アス電圧に対し一定レベルにあり、該論理用内
部バイアス電圧は所定のレベルに設定されてい
る、 ことを特徴とする集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173197A JPS6065557A (ja) | 1983-09-21 | 1983-09-21 | 集積回路装置 |
| US06/650,527 US4678935A (en) | 1983-09-21 | 1984-09-14 | Inner bias circuit for generating ECL bias voltages from a single common bias voltage reference |
| EP84401842A EP0140744B1 (en) | 1983-09-21 | 1984-09-18 | Integrated circuit device |
| DE8484401842T DE3482084D1 (de) | 1983-09-21 | 1984-09-18 | Integrierte schaltung. |
| KR8405687A KR900005149B1 (en) | 1983-09-21 | 1984-09-18 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173197A JPS6065557A (ja) | 1983-09-21 | 1983-09-21 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065557A JPS6065557A (ja) | 1985-04-15 |
| JPH0365663B2 true JPH0365663B2 (ja) | 1991-10-14 |
Family
ID=15955896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173197A Granted JPS6065557A (ja) | 1983-09-21 | 1983-09-21 | 集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4678935A (ja) |
| EP (1) | EP0140744B1 (ja) |
| JP (1) | JPS6065557A (ja) |
| KR (1) | KR900005149B1 (ja) |
| DE (1) | DE3482084D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4626771A (en) * | 1985-09-19 | 1986-12-02 | Advanced Micro Devices, Inc. | ECL slave reference generator |
| LU86637A1 (de) * | 1986-03-14 | 1987-04-02 | Siemens Ag | Schaltungsanordnung zur ansteuerung eines ic-bausteins mit digitalsignlaen |
| JP2575702B2 (ja) * | 1987-05-09 | 1997-01-29 | 富士通 株式会社 | シンセサイザ・チュ−ナ |
| US5029280A (en) * | 1988-04-13 | 1991-07-02 | National Semiconductor Corp. | ECL circuit for resistance and temperature bus drop compensation |
| US4931665A (en) * | 1988-04-13 | 1990-06-05 | National Semiconductor Corporation | Master slave voltage reference circuit |
| DE68912176T2 (de) * | 1988-04-13 | 1994-07-07 | Nat Semiconductor Corp | Master-Slave-Pufferschaltung. |
| US4894562A (en) * | 1988-10-03 | 1990-01-16 | International Business Machines Corporation | Current switch logic circuit with controlled output signal levels |
| US4945265A (en) * | 1989-07-13 | 1990-07-31 | National Semiconductor Corporation | ECL/CML pseudo-rail circuit, cutoff driver circuit, and latch circuit |
| US4990797A (en) * | 1989-09-26 | 1991-02-05 | Analog Devices, Inc. | Reference voltage distribution system |
| JP2683948B2 (ja) * | 1990-06-19 | 1997-12-03 | 三菱電機株式会社 | 半導体集積回路 |
| JPH04351015A (ja) * | 1991-05-28 | 1992-12-04 | Nec Corp | Ｅｃｌ型論理回路 |
| US5122686A (en) * | 1991-07-18 | 1992-06-16 | Advanced Micro Devices, Inc. | Power reduction design for ECL outputs that is independent of random termination voltage |
| US7860676B2 (en) * | 2007-06-28 | 2010-12-28 | Hillcrest Laboratories, Inc. | Real-time dynamic tracking of bias |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028414B2 (ja) * | 1977-09-09 | 1985-07-04 | 株式会社日立製作所 | 半導体論理回路 |
| JPS60953B2 (ja) * | 1977-12-30 | 1985-01-11 | 富士通株式会社 | 半導体集積回路装置 |
| JPS5494269A (en) * | 1978-01-09 | 1979-07-25 | Hitachi Ltd | Logic circuit |
| US4313083A (en) * | 1978-09-27 | 1982-01-26 | Analog Devices, Incorporated | Temperature compensated IC voltage reference |
| JPS566535A (en) * | 1979-06-28 | 1981-01-23 | Nec Corp | Integrated circuit |
| JPS5630086A (en) * | 1979-08-17 | 1981-03-26 | Tanaka Kikinzoku Kogyo Kk | Composite body made of metal and its preparation |
| JPS5679447A (en) * | 1979-11-30 | 1981-06-30 | Nec Corp | Semiconductor device |
| JPS57107637A (en) * | 1980-12-25 | 1982-07-05 | Fujitsu Ltd | Ecl integrated circuit |
| JPS57120740U (ja) * | 1981-01-17 | 1982-07-27 | ||
| US4348633A (en) * | 1981-06-22 | 1982-09-07 | Motorola, Inc. | Bandgap voltage regulator having low output impedance and wide bandwidth |
| US4443753A (en) * | 1981-08-24 | 1984-04-17 | Advanced Micro Devices, Inc. | Second order temperature compensated band cap voltage reference |
| JPS58125915A (ja) * | 1981-12-29 | 1983-07-27 | Fujitsu Ltd | バイアス回路 |
| JPS58142559A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体集積回路装置 |
| DE3382727D1 (de) * | 1982-06-30 | 1994-01-27 | Fujitsu Ltd | Integrierte Halbleiterschaltungsanordnung. |
| US4527079A (en) * | 1983-11-01 | 1985-07-02 | Advanced Micro Devices, Inc. | Integrated circuit device accepting inputs and providing outputs at the levels of different logic families |
-
1983
- 1983-09-21 JP JP58173197A patent/JPS6065557A/ja active Granted
-
1984
- 1984-09-14 US US06/650,527 patent/US4678935A/en not_active Expired - Lifetime
- 1984-09-18 EP EP84401842A patent/EP0140744B1/en not_active Expired
- 1984-09-18 KR KR8405687A patent/KR900005149B1/ko not_active Expired
- 1984-09-18 DE DE8484401842T patent/DE3482084D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0140744A2 (en) | 1985-05-08 |
| DE3482084D1 (de) | 1990-05-31 |
| US4678935A (en) | 1987-07-07 |
| EP0140744A3 (en) | 1987-04-22 |
| KR900005149B1 (en) | 1990-07-20 |
| JPS6065557A (ja) | 1985-04-15 |
| EP0140744B1 (en) | 1990-04-25 |
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